1、    Cadence低功耗設計技術助力高功效IC實現        余 蓮 時間:2008年11月04日     字 體: 大 中 小        關鍵詞:        ? Cadence公司2007年11月15日在北京舉辦了“低功耗技術與發展媒體培訓會”，Cadence公

2、司工程部副總裁呂豐榮先生深入淺出地向與會記者介紹了Cadence的低功耗設計解決方案。? Cadence早在2007年5月就推出了業界首個低功耗設計方法學“錦囊”(Cadence Low-Power Methodology Kit)，使處于不同經驗水平的工程師，均可以最小的風險、成本和開發時間來采用低功耗技術。作為Cadence低功耗設計解決方案的補充，Cadence低功耗設計方法學錦囊提供了一套覆蓋邏輯設計、功能驗證和物理實現的端到端方法學。該設計錦囊包括示例IP、腳本和庫。所有這些均經過了內置無線參考設計的驗證。? 該Cadence低功耗設計錦囊包括一個通用無線應用設計，實現時采用了多供電

3、電壓和電源關斷技術等方法，并且包含了在整個端到端流程中承載設計意圖的相關指令腳本和技術文件。設計中的示例IP來自于Cadence和第三方，包括ARM處理器和AMBA片上通訊技術、Wipro的WiFi、ChipIdea 的USB2.0、Virage Logic的65納米超低功耗存儲器和TSMC的65納米技術庫。? 該低功耗設計方法學錦囊易于組合使用，包括6個不同的流程：低功耗功能仿真、邏輯綜合、可測試性設計(DFT)和自動測試矢量生成(ATPG)、物理設計、形式實現、驗證和功耗網格簽收。用戶既可以將該錦囊做為一個完整的流程來實施，也可選擇單獨的模塊使用。它使用了Si2的通用功耗格式(CPF)在整

4、個流程中提供單一的低功耗意圖規范。? 11月12日Cadence宣布推出了Virtuoso Passive Component Designer，這是一種面向電感、變壓器和傳輸線設計、分析與建模的完整流程。模擬與RF設計師通過Cadence RF設計方法學錦囊并結合這一新技術便可掌握無源元件的設計，迅速開發出復雜的無線SoC和RFIC。Virtuoso Passive Component Designer從感應系數、Q值和頻率等設計規范開始，幫助設計師為他們的特定應用和工藝技術自動生成最適宜的感應器件，實現更高的性能和更小的面積。內置的精確3D全波解算器用于檢驗生成的器件，不再需要專門的電感特

5、征化，并縮短了設計周期。? 智原有一套現成的功率分析解決方案，目前已經成功發展到90納米級別。但由于意識到了65納米及以下級別低功耗簽收帶來的新技術挑戰，智原對目前市面上所有商用的功率分析和電壓降解決方案進行了深入的評估。最終VoltageStorm功率分析被選為精確檢驗智原的復雜低功耗設計的惟一解決方案。此外，VoltageStorm分析和Cadence SoC EncounterTM RTL-to-GDSII系統(智原所選的設計實現方案）的結合，帶來了一個卓越的解決方案，能夠在實現過程中優化電源開關和去耦合電容，它被證明對智原有著極高的價值。? 事實上，Cadence的低功耗設計解決方案已被多家IC設計與制造商所采用。G2 Microsystems也已經使用Cadence低功耗解決方案開發了創新的無線移動跟蹤設備。這種完整、集成、易用的流程，基于Si2標準的通用功率格式（CPF），讓G2 Microsystems能夠實現更快上市以及超低功耗的目標。? 為了在當前競爭激烈的市場上獲得成功，IC設計公司需要選擇一家有著可靠技術與領先優勢的公司作為合作伙伴，以確保實現盡可能快的上市時間。G2正是基于這樣的考慮，通過評估，最終選擇了Cadence低功耗解決方案。? 功耗已成為IC設計與制造廠商成功的關鍵因素。如今我們