1、Field-programmable gate array（現(xiàn)場可編程門陣列）1、History歷史FPGA業(yè)界的可編程只讀存儲器（PROM和可編程邏輯器件（PLD萌芽。可 編程只讀存儲器（PROM和可編程邏輯器件（PLD都可以分批在工廠或在現(xiàn)場 （現(xiàn)場可編程）編程，然而，可編程邏輯被硬線連接在邏輯門之間。在80年代末期，為海軍水面作戰(zhàn)部提供經(jīng)費的的史蒂夫卡斯爾曼提出要 開發(fā)將實現(xiàn)60萬可再編程門計算機實驗。卡斯爾曼是成功的，并且與系統(tǒng)有關(guān) 的專利是在1992年發(fā)行的。1985年，大衛(wèi) W佩奇和盧文R.彼得森獲得專利，一些行業(yè)的基本概念和 可編程邏輯陣列，門，邏輯塊技術(shù)公司開始成立。同年，Xi

2、linx 共同創(chuàng)始人，Ross Freeman 和 Bernard Vonderschmitt 發(fā)明 了第一個商業(yè)上可行的現(xiàn)場可編程門陣列一一XC2064該XC2064可實現(xiàn)可編程門與其它門之間可編程互連，是一個新的技術(shù)和市場的開端。XC2064有一個64位可配置邏輯塊（CLB，有兩個三輸入查找表（LUT o 20多年后，Ross Freeman 進入全國發(fā)明家名人堂，名人堂對他的發(fā)明贊譽不絕。Xilinx繼續(xù)受到挑戰(zhàn)，并從1985年到90年代中期迅速增長，當競爭對手 如雨后春筍般成立，削弱了顯著的市場份額。到1993年，Actel大約占市場的18%。上世紀90年代是FPGA勺爆炸性時期，無論

3、是在復(fù)雜性和生產(chǎn)量。在 90年 代初期，F(xiàn)PGA勺電信和網(wǎng)絡(luò)進行了初步應(yīng)用。到這個十年結(jié)束時， FPGA亍業(yè)領(lǐng) 袖們以他們的方式進入消費電子，汽車和工業(yè)應(yīng)用。1997年，一個在蘇塞克斯大學(xué)工作的研究員阿德里安湯普森，合并遺傳 算法技術(shù)和FPGA來創(chuàng)建一個聲音識別裝置，使得FPGA勺名氣可見一斑。湯姆遜 的算法配置10X 10的細胞在Xilinx的FPGA芯片陣列，以兩個音區(qū)分，禾用數(shù) 字芯片的模擬功能。而今，該遺傳算法應(yīng)用到FPG/中設(shè)備的配置上被稱為演化硬件。2、Modern developments現(xiàn)代的發(fā)展最近的趨勢是通過組合邏輯塊和嵌入式微處理器和相關(guān)外設(shè)傳統(tǒng)的FPGA互連，形成一個完

4、整的“可編程片上系統(tǒng)”，采取粗粒度的架構(gòu)方法實現(xiàn)了這一步。 這項工作反映了由寶來先進系統(tǒng)集團的RonPerlof和Hana Potash在單一芯片SB24上結(jié)合可重構(gòu)CPU架構(gòu)的體系結(jié)構(gòu)。這項工作是在1982年完成的，這種混 合動力技術(shù)可以在Xilinx 公司的Virtex-ll Pro和Virtex-4 設(shè)備中看到，包括 嵌入式FPGA的邏輯結(jié)構(gòu)中的一個或多個 PowerPC處理器。Atmel的FPSLIC是 另一個這樣的設(shè)備，它使用的是組合了Atmel可編程邏輯架構(gòu)的 AVR處理器。Actel的SmartFusion器件集成了配置有Cortex-M3硬處理器內(nèi)核（最大閃存和 512KB為6

5、4KBRAM的ARM架構(gòu)和模擬外設(shè)，如多通道 ADC和DAC的基于閃存的 FPGA架 構(gòu)。使用硬宏處理器的另一種方法是利用在 FPGA邏輯中實現(xiàn)的軟核處理器。正如前面提到的，許多現(xiàn)代的 FPGA對于“運行時間”必須擁有重新編程的 能力，這就引導(dǎo)一個想法：可重構(gòu)計算或可重構(gòu)系統(tǒng)-CPU可以重新配置自己以適應(yīng)手頭的任務(wù)。Mitrionics 公司的Mitrion 虛擬處理器是可重構(gòu)軟處理器 在FPGA中實現(xiàn)的一個例子。然而，它并不支持在運行時動態(tài)重新配置，而是本 身適應(yīng)一個特定的程序。此外，新的非FPGA架構(gòu)開始出現(xiàn)。軟件可配置的微處理器，如拉伸 S5000 通過在同一芯片上提供處理器內(nèi)核和 FP

6、GA犬可編程內(nèi)核的陣列采用一種混合方 法。3、FPGA comparisonsFPGA的比較從歷史上看，比起比自己穩(wěn)定的 ASIC同行，F(xiàn)PGA速度較慢，更節(jié)能，一般 能達到的功能較少。一項研究表明，設(shè)計在 FPGA!實現(xiàn)需要平均18倍的面積， 7倍的動態(tài)功耗，并且比相應(yīng)的 ASIC實現(xiàn)慢3倍。Altera 公司的 Cyclone II FPGA，在一個 Altera teraSIC 的 DE1 原型開發(fā) 板上。優(yōu)點包括在現(xiàn)場修復(fù)錯誤，并可能包括向市場推出了較短的時間和較低的 非經(jīng)常性工程成本重新編程的能力。供應(yīng)商還可以通過開發(fā)自己的普通的FPGA硬件中間道路，但它是制造最終版本，因此在設(shè)計已

7、經(jīng)被提交后它不可再進行修 改。Xili nx提供了一些市場和技術(shù)動態(tài)特性發(fā)生變化的ASIC / FPGA范例：集成電路的成本都在積極上漲ASIC的復(fù)雜性已經(jīng)延長了開發(fā)時間研發(fā)資源和員工人數(shù)在下降緩慢推向市場的收入損失正在增加經(jīng)濟不景氣的財政限制正在推動低成本技術(shù)較于比以往較高的批量使用，這些趨勢都使得FPGAt匕起ASIC是一個更好的 選擇。一些FPGA有部分重新配置的功能，即讓設(shè)備的一部分進行重新編程而其他 部分繼續(xù)運行。4、 Versus complex programmable logic devices 復(fù)雜可編程邏輯器件CPLD（復(fù)雜可編程邏輯器件）和 FPGA之間的主要區(qū)別是體系結(jié)

8、構(gòu)。CPLD具有由一個或多個可編程求和的副產(chǎn)物邏輯陣列供給相對少量的計時寄存器的 稍微限制性結(jié)構(gòu)。這樣做的結(jié)果是較少的靈活性，具有更可預(yù)測的定時延遲的優(yōu) 點和較高邏輯到互連比率。FPGA架構(gòu)，在另一方面，是由互連支配的。這使得 它們更靈活（在這對于在其中執(zhí)行實際設(shè)計的范圍而言），而且還能支持更復(fù)雜 的設(shè)計。CPLD和FPGA之間的另一個顯著的區(qū)別是大多數(shù) FPGA中更高級別的嵌入式 功能（諸如加法器和乘法器）和嵌入式存儲器的存在，以及具有邏輯塊實施解碼 器或數(shù)學(xué)函數(shù)的功能。5、 Applications應(yīng)用FPGA中的應(yīng)用包括數(shù)字信號處理，軟件定義無線電，航空航天和國防系統(tǒng)， ASIC原型設(shè)計

9、，醫(yī)學(xué)成像，計算機視覺，語音識別，密碼學(xué)，生物信息學(xué)，計 算機硬件仿真，射電天文學(xué)，金屬檢測和范圍日益擴大其他領(lǐng)域。FPGA勺最初開始于作為競爭對手的 CPLD并參加了一個類似的空間，膠水的 邏輯電路板。由于其規(guī)模，能力和速度提高，在一些現(xiàn)在作為全系統(tǒng)銷售狀態(tài)下 他們開始接手越來越大功能的芯片 （SoC。特別是在90年代末引進專用乘法器 進入FPGA架構(gòu)，傳統(tǒng)上的DSP的唯一儲備應(yīng)用將開始用FPGA的來代替。FPGA可以利用其架構(gòu)提供的大規(guī)模并行應(yīng)用程序經(jīng)常能再任何區(qū)域或算法 中應(yīng)用到，。其中一個領(lǐng)域是密碼破譯，尤其是強力攻擊的加密算法。FPGA越來越多地傳統(tǒng)的高性能計算應(yīng)用程序中使用，其計算

10、內(nèi)核例如FFT或卷積是在FPGA中執(zhí)行的而不是微處理器。在FPGA邏輯資源的內(nèi)在的并行即使在低 MHZ的時鐘速率下，依然具備一定 的計算吞吐量。FPGA的靈活性允許甚至更高的性能通過權(quán)衡精度和范圍中的數(shù) 字格式并行算術(shù)單元的數(shù)量增加。 這推動了新類型的處理被稱為可重構(gòu)計算， 其 中時間密集型任務(wù)是從軟件卸載到 FPGAK由于FPGA設(shè)計的復(fù)雜性相比傳統(tǒng)的軟件和當前的設(shè)計工具周轉(zhuǎn)時間，對 FPGA中的高性能計算的采用是有限的。傳統(tǒng)上，F(xiàn)PGA已經(jīng)被保留用于特定的垂直應(yīng)用，其中生產(chǎn)量很小。對于這 些小批量應(yīng)用，優(yōu)質(zhì)公司在每單位可編程芯片硬件成本支付比花在了小批量應(yīng)用 程序創(chuàng)建一個ASIC的開發(fā)資源

11、更實惠。今天，新的成本和性能的動力學(xué)拓寬了 可行的應(yīng)用范圍。6、Security considerations 安全注意事項在安全性方面，無論是與ASIC還是與安全微處理器相比，F(xiàn)PGA都有利有弊。 FPGA勺靈活性制造風(fēng)險較低的期間進行的惡意修改。對于許多的FPGA而它被裝載（通常在每次接通電源）時，加載的設(shè)計會被暴露。為了解決這個問題，一 些FPGA支持位流加密。7. Architecture體系結(jié)構(gòu)最常見的FPGA架構(gòu)包括邏輯塊陣列（稱為可配置邏輯塊，CLB或邏輯陣列塊，LAB根據(jù)供應(yīng)商），I / O 焊盤和路由的信道。一般地，所有的布線通道 具有相同的寬度（導(dǎo)線的數(shù)目）。多個I/ O焊

12、盤可以放入一個行的高度或一列 的陣列中的寬度。應(yīng)用電路必須映射到一個具有足夠的資源 FPGA上。而CLB/ LAB和I / O 需要的的數(shù)量由設(shè)計決定，需要即使在用相同量的邏輯的設(shè)計也可以有很大的不 同路由的軌道數(shù)目。例如，一個縱橫開關(guān)需要比具有相同的門數(shù)量一脈動陣列更 多的路由。因為未使用的路由磁道增加成本（和降低的性能）的部分，而不提供 任何益處，F(xiàn)PGA制造商嘗試提供剛好足夠的軌道，以便使適合 LUT和IO的大多 數(shù)設(shè)計可以被路由。這是通過估計例如那些從出租的規(guī)則衍生或通過與現(xiàn)有設(shè)計 實驗確定。在一般情況下，一個邏輯塊（CLB或LAB由幾個邏輯單元（稱為 ALM LE 切片等）組成。一個

13、典型的單元由一個4輸入查找的表（LUT，一個全加器（FA 和一個D型觸發(fā)器組成，如下所示。該燈是在該圖中分成 2個3輸入的LUT在 正常模式下那些通過左復(fù)用器組合成一個 4輸入LUT在算術(shù)模式，其輸出被饋 精品文檔送到FA模式的選擇被編程到中間多路復(fù)用器。輸出可以是同步或異步的，這 取決于復(fù)用器向右的編程，圖中的例子。在實踐中，全緣或足總的部分置為功能 到的LUT,以節(jié)省空間。carry irtlli|I4d匸,Iid r"LiJLUT 一3-LUTFA -tjIfl GUI>DFFlogic cell：一個邏輯單元的簡化的例子說明ALMs和Slices通常包含類似于示例圖2或

14、4的結(jié)構(gòu)，具有某些共享信號。CLBs/LABs 通常包含少量 ALMs/LEs/Slices。近年來，制造商在其高性能部份已經(jīng)開始移動到6-輸入LUT,聲稱提高性能由于時鐘信號（通常其他高扇出信號）在商用FPG/中通過特殊用途的專用路由網(wǎng)絡(luò)來正常路由的，因此它們和其它信號是分開管理的。對于此示例結(jié)構(gòu)中，F(xiàn)PGA邏輯塊銷的位置如下：in3in 2卓 J in 4t JIF14outoutini OUt邏輯塊引腳位置每個輸入是來自邏輯塊的一側(cè)訪問，而輸出引腳可以連接到兩個信道到右側(cè) 和下方的邏輯塊中的信道的路由電線。精品文檔每個邏輯塊輸出引腳可以連接到任何在毗鄰?fù)ǖ澜泳€段類似地，I / O 焊盤可

15、以連接到在鄰近它的信道的接線部分中的任何一個。 例如，在芯片的頂部的I / O 焊盤在緊接其下的水平通道可以連接到任何的W電線（其中，W是溝道寬度）。一般地，F(xiàn)PGA布線是不分段的。也就是說，它在一個開關(guān)盒終止之前各布 線段跨越僅一個邏輯塊。通過接通一些的開關(guān)盒中的可編程開關(guān)， 可以構(gòu)造更長 的路徑。對于更高的高速互連，一些FPGA架構(gòu)使用跨越多個邏輯塊長線路路由。每當一個垂直和水平通道相交，還有一個開關(guān)盒。在這個體系結(jié)構(gòu)中，當金 屬絲進入一個開關(guān)盒中，有三個可編程開關(guān)，允許它連接到在相鄰的信道段的其 他三個導(dǎo)線。在這個架構(gòu)中使用的開關(guān)的模式， 或拓撲結(jié)構(gòu)，是平面的或基于域 的開關(guān)盒拓撲。在該

16、開關(guān)盒的拓撲結(jié)構(gòu)中，軌道號1的電線在軌道號1的相鄰信 道段僅連接到電線，在軌道號2導(dǎo)線僅連接到其他導(dǎo)線在軌道號 2等等。下圖示 出的開關(guān)盒的連接。WireSwiichSegment開關(guān)盒拓撲現(xiàn)代FPGA系列在上面的功能擴展到包括固定到硅更高級別的功能。相比于從原語構(gòu)建它們，其嵌入硅這些常用的功能減少了所需的面積，并提供增加速度這些功能。這些實例包括乘法器，通用 DSP塊，嵌入式處理器，高速IO邏輯和 嵌入式存儲器。FPGA中也被廣泛用于系統(tǒng)驗證，包括硅前驗證，后硅片驗證和固件開發(fā) 精品文檔這使得芯片公司在工廠生產(chǎn)芯片之前，以驗證他們的設(shè)計，減少推入市場的時間。8. FPGA desig n a

17、nd programmi ngFPGA設(shè)計和編程為了定義FPGA勺行為，用戶提供一個硬件描述語言（HDL，或一個原理圖 設(shè)計。HDL形式更適合大型結(jié)構(gòu)工作，因為它可能只是他們指定數(shù)值，而不是用 手工繪制每個部分。然而，原理圖輸入可以允許設(shè)計更容易可視化。然后，使用電子設(shè)計自動化工具，技術(shù)映射網(wǎng)表生成。然后網(wǎng)表可以安裝在 使用過程中稱為布局和布線的實際的 FPGA架構(gòu)，通常由FPGA公司專有的布局布 線軟件執(zhí)行。用戶將通過驗證的時序圖，布局和布線結(jié)果分析，仿真等驗證方法。 一旦設(shè)計和驗證過程完成后，生成的（也使用 FPGA公司專有的軟件）二進制文 件用于（重新）配置FPGA從概略/ HDL源文件

18、進行實際配置：源文件一一通過不同的步驟將產(chǎn)生一個 文件，被饋送到FPGA CPLDT商的軟件套件中。此文件隨后經(jīng)由串行接口 （JTAG 或類似的外部存儲設(shè)備 EEPRO傳輸至U FPGA / CPLD最常見的HDLs是VHDLffi Verilog，雖然在試圖減少HDL設(shè)計中，已相對于 組件的等效語言的復(fù)雜性，還有動作，通過引進的另一種語言以提高抽象層次。 美國國家儀器LabVIEW圖形化編程語言（有時被稱為“ G'）包含一個FPGA其 附加模塊提供給FPGA硬件目標和方案。LabVIEW的方法大大簡化了 FPGA編程 過程。為了簡化在FPGA中復(fù)雜系統(tǒng)的設(shè)計，存在著已被測試和優(yōu)化，以

19、加快設(shè)計 過程的預(yù)定義的復(fù)雜的功能和電路庫。這些預(yù)定義的電路通常被稱為IP內(nèi)核，以及可從FPGA供應(yīng)商及第三方IP供應(yīng)商（很少免費的，而且通常在專利授權(quán)發(fā) 布）獲得。其他預(yù)定義的電路可從開發(fā)者社區(qū)，如Ope nCores（通常是下發(fā)布免費和開源許可證，如 GPL BSD或類似的許可），和其他來源。在典型的設(shè)計流程中，一個FPGA應(yīng)用程序開發(fā)人員將模擬在多個階段設(shè)計 的整個設(shè)計過程。最初，用 VHDL或Verilog描述的RTL是通過創(chuàng)建試驗臺，模 擬系統(tǒng)，可以看到模擬的結(jié)果。然后，在合成引擎已映射設(shè)計到一個網(wǎng)表后，該 網(wǎng)表被變換為門級描述其中重復(fù)仿真， 以確認沒有出現(xiàn)錯誤處理的合成。 最后的 設(shè)計是布置在其中可以加入點傳播延遲的 FPGAt，并使用這些值再次運行模擬 備注到網(wǎng)表中。9.基本工藝技術(shù)類型lO.Basic process tech no logy typesSRAM-基于靜態(tài)內(nèi)存技術(shù)。在系統(tǒng)可編程和