1、Verilog HDL設計設計進階進階電子信息工程電子信息工程 武武 斌斌時序邏輯的基本組成時序邏輯的基本組成 組合邏輯：對寄存器輸出信號和輸入信號組合邏輯：對寄存器輸出信號和輸入信號 進行運算和邏輯判斷。進行運算和邏輯判斷。 寄存器：暫存當前狀態，并根據組合邏輯運寄存器：暫存當前狀態，并根據組合邏輯運 算結果在一時鐘周期更新狀態。算結果在一時鐘周期更新狀態。時序邏輯構成時序邏輯構成regsregs shift0=din; end 右移右移 shift6:0=shift7:1; shift7=Din; end 空位補空位補0 0 nn n ：有符號數左移右移：有符號數左移右移， 左移補左移補0

2、 0，右移補符號，右移補符號位位 shift0=din; end shift1; shift7=din; end移位寄存器案例移位寄存器案例 循環循環( (左循環左循環右循環右循環) )： shift7:1=shift6:0; shift6:0=shift7:1; shift0=shift7 ; shift7=shift0;計數器計數器 舉例舉例3-21 (P90) 改進改進 reg3:0 q wire out； always（posedge clk）q=q+1； assign out=(q=4hf）1:0; / 其他寫法其他寫法 模計數器，模計數器，2n （模可控）任意進制計數器（模可控）任

3、意進制計數器 置數法，復位法置數法，復位法 Moore型，輸出只與當前狀態有關，一般只有型，輸出只與當前狀態有關，一般只有clkclk Mealy型型, ,輸出不僅與當前狀態有關，也與此時輸入有關輸出不僅與當前狀態有關，也與此時輸入有關 parameter 和和 define的使用的使用Moore型模計數器設計型模計數器設計.(案例案例)1 1 自啟動模計數器（自啟動模計數器（2 2n n） ； wire out; always (posedge clk) count=count+1; assign out=(count=2n-1)?1:0;/?2 帶復位模計數器帶復位模計數器 always

4、(posedge clk) if(!rst) count=0; else count=count+1; assign out=(count= 2n-1)?1:0; /毛刺毛刺?reg out； always (posedge clk) if(!rst) count=0; else count=count+1;always (posedge clk) if(!rst) out=0; else if(count= 2n-1) out=1; else out=0;合寫為合寫為： always (posedge clk) if(!rst) begin count=0; out=0; end else

5、if(count= 2n-1) count=0; out=1; end else count=count+1; out=0; end具有寄存器輸出計數器具有寄存器輸出計數器( (兩種風格兩種風格) )計數器組合邏輯與寄存器輸出區別計數器組合邏輯與寄存器輸出區別同步復位法同步復位法 always (posedge clk) if (!rst) begin count=0;out=0; end else if (count=m-1) begin count=0;out=1; end else begin count= count+1; out=0; end 同步置數法同步置數法. else if

6、(counter=2n-1) counter= 2n-m-1; out=1; else.4 模可控計數器（模可控計數器（任意進制任意進制:m2n-1 ）同步復位與異步復位（同步復位與異步復位（5進為例）進為例） 異步復位異步復位：/不推薦reg3:0 count;always ( posedge clk or negedge rst) if(!rst) begin count=0; out=0; end else if(count=m) begin count=0; out=1; end else begin count=count+1; out=0; endassign rst=(count

7、=m)?0:1; / 改進改進計數器計數器例：模可控計數器例：模可控計數器-7進計數器進計數器module counter(rst,clk,out);input clk,rst;output out;reg out;reg2:0 count;always (posedge clk)if(rst=0) begincount=0;out=0;endelse if(count=6) begin out=1; count=0; endelse begin out=0; count=count+1; endendmodule分頻器設計案例分頻器設計案例有限狀態機有限狀態機state machine什么是

8、狀態機：時序控制電路，什么是狀態機：時序控制電路，1、復雜邏輯設計的核心，、復雜邏輯設計的核心，2、高效的順序控制、高效的順序控制3、極高穩定型，擺脫毛刺干擾、極高穩定型，擺脫毛刺干擾4、處理速度極快、處理速度極快5、規范的程序表達、規范的程序表達 ：一個：一個always塊塊狀態的選擇狀態的選擇兩種風格）兩種風格） else.； 設計示例設計示例- - 三個三個1 1序列監測器序列監測器 !Reset/F=0 Idle Start Stop default A/F=0 A /F=0 !Reset A=0/F=0 G=0 !Reset A=0/F=0 F=0 A/F=1 設計示例 設計示例（續

9、）assign F=(state = Stop &A=1) ?1:0; 設計示例(多過程)狀態機序列狀態機序列11011101檢測器檢測器module fsm (clock, reset, datain, out);input clock,reset, datain;output out;reg out;reg 1:0 state;parameter Idle = 2b00, Start = 2b01, Step=2b10,Stop = 2b11;always (posedge Clock) if (!reset) begin state = Idle; out=0; end else

10、 case (state)Idle: if (datain=1) begin state = Start; out=0; end else state=Idle;Start: if (datain=1) begin state = Stop; out=0; end else state =Idle;Step: if (datain=0) begin state = Stop; out=0; end else state=Idle;/Start?Stop: if (datain=1) begin state = Idle;/Start? out=1; end else begin state =

11、Idle; out=0; end endcaseendmodule交通燈1 一個十字路口，紅綠黃三色一體交通燈，25秒綠燈，5秒黃燈，紅燈30秒，考慮左行、直行、右行、三個燈時？考慮顯示計數顯示？安全狀態機設計安全狀態機設計 狀態引導法狀態引導法 所有狀態規定動作所有狀態規定動作,實現封閉自啟動循環。實現封閉自啟動循環。 如如 default： state=?; out1=? out2n0計數計數nsetRegreset技術除毛刺實例技術除毛刺實例input clk,rst,din;output reg out;reg3:0 count1， count0;always (posedge clk） if(!din) count0=count0+1; else(!din) count0=count0+1; always (posedge clk） if(din) count1=count1+1 else count1=0; always (*) if(count1=n) out=1; else if(count0=n) out=0; else; /鎖存器鎖存器endmodule鍵盤除抖實例鍵盤除抖實例input clk1k,r