1、電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 1電子設(shè)計自動化(EDA)Electronic Design Automation主講：王成義辦公室：文理大樓411Email: CYWANGSDAU.EDU.CN電子與通信工程系電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 2第0章 引論第1章 可編程邏輯器件(PLD)的原理與應(yīng)用第2章 VHDL程序編程基礎(chǔ)第5章 電路仿真工具Multisim及其應(yīng)用第3章 VHDL程序設(shè)計進階 第4章 印制電路板(PCB)設(shè)計及其工具電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 3第0章 引論 0.1、電子設(shè)計自動化概述電子設(shè)計自動化概述 0.2、電子系統(tǒng)的仿真、綜

2、合與實現(xiàn)、電子系統(tǒng)的仿真、綜合與實現(xiàn)電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 40.1、電子設(shè)計自動化概述電子設(shè)計自動化概述 電子設(shè)計的歷史：電子設(shè)計的歷史： 追溯至追溯至1919世紀世紀 2020世紀世紀5050年代：手工，設(shè)計效率、設(shè)計水平低年代：手工，設(shè)計效率、設(shè)計水平低 2020世紀世紀6060年代：年代：ICIC出現(xiàn)，計算機的應(yīng)用，大規(guī)模集出現(xiàn)，計算機的應(yīng)用，大規(guī)模集 成電路設(shè)計、復(fù)雜電子系統(tǒng)設(shè)計成電路設(shè)計、復(fù)雜電子系統(tǒng)設(shè)計2020世紀世紀7070年代：年代：CADCAD工具、邏輯綜合與優(yōu)化、工具、邏輯綜合與優(yōu)化、 SPLDSPLD( (Simple)imple) Computer

3、 Aided Design, Programable Logic Device 19581958年年9 9月月1212日日 ,杰克基爾比發(fā)明集成電路 （鍺）19591959年年7 7月月 ,羅伯特諾伊斯也發(fā)明了集成電路 （硅）電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 52020世紀世紀8080年代：印制電路板年代：印制電路板PCBPCB( (P Printedrinted CircuitCircuit B Board)oard)自動布局布線工具、自動布局布線工具、HDLHDL （H Hardwareardware D Descriptionescription L Languageangua

4、ge） （VHDL、 Verilog HDL）及其仿真工）及其仿真工 具、具、CPLD(CCPLD(Complexomplex PLD) PLD)2020世紀世紀9090年代：年代：PACPAC（Programable Analog Circuit） 標(biāo)準(zhǔn)標(biāo)準(zhǔn)HDLHDL的的綜合工具綜合工具以上設(shè)計技術(shù)統(tǒng)稱：以上設(shè)計技術(shù)統(tǒng)稱：電子設(shè)計自動化電子設(shè)計自動化 （Electronic Design Automation） 2121世紀：世紀：SoPCSoPC （可編程片上系統(tǒng)可編程片上系統(tǒng)） System on Programmable Chip 電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 6電子設(shè)

5、計的層次電子設(shè)計的層次：（由上至下）：（由上至下）集成電路技術(shù)、計算機技術(shù)集成電路技術(shù)、計算機技術(shù)與與EDAEDA的關(guān)系的關(guān)系系統(tǒng)級、功能級、邏輯級、電路級、物理級系統(tǒng)級、功能級、邏輯級、電路級、物理級 集成電路技術(shù)和計算機技術(shù)是集成電路技術(shù)和計算機技術(shù)是EDAEDA技術(shù)發(fā)展技術(shù)發(fā)展的基礎(chǔ)。反過來，的基礎(chǔ)。反過來，EDAEDA技術(shù)為電子設(shè)計提供了強有技術(shù)為電子設(shè)計提供了強有力的支持，不僅使電子系統(tǒng)的規(guī)模日益復(fù)雜，而力的支持，不僅使電子系統(tǒng)的規(guī)模日益復(fù)雜，而且使電子產(chǎn)品的周期不斷縮短，從而又推到了集且使電子產(chǎn)品的周期不斷縮短，從而又推到了集成電路和計算機技術(shù)以更快的速度發(fā)展。成電路和計算機技術(shù)以

6、更快的速度發(fā)展。電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 70.2、電子系統(tǒng)的仿真、綜合與實現(xiàn)電子系統(tǒng)的仿真、綜合與實現(xiàn) 仿真仿真（又稱（又稱模擬模擬）（）（Simulation）: : 用計算機模仿電子系統(tǒng)的實際工作情況。用計算機模仿電子系統(tǒng)的實際工作情況。 一般來說，一般來說，仿真有問題，設(shè)計一定有問題仿真有問題，設(shè)計一定有問題；仿真沒有問題，設(shè)計不一定沒有問題仿真沒有問題，設(shè)計不一定沒有問題。綜合綜合（Synthesis）: :將將高層次高層次的設(shè)計描述轉(zhuǎn)換的設(shè)計描述轉(zhuǎn)換成由成由低層次低層次便于實現(xiàn)的模塊所裝配成的統(tǒng)一實體。便于實現(xiàn)的模塊所裝配成的統(tǒng)一實體。分為：分為：自然語言自然語言

7、綜合綜合 、高層高層（行為行為）綜合、）綜合、邏輯邏輯綜綜 合、合、版圖版圖綜合。綜合。電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 8實現(xiàn)實現(xiàn)（Implementation）: :電子系統(tǒng)的最終載體。電子系統(tǒng)的最終載體。實現(xiàn)方式：實現(xiàn)方式：通用通用ICIC、PLDPLD、定制定制ICIC。PCBPCB制作制作: :電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 9第1章 PLD的原理與應(yīng)用1.1、SPLD的原理與組成的原理與組成1.2、CPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理1.3、FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理1.4、CPLD/FPGA生產(chǎn)商生產(chǎn)商1.5、CPLD與與FPGA的編程與配

8、置的編程與配置1.6、CPLD/FPGA的開發(fā)工具的開發(fā)工具1.7、FPGACPLD設(shè)計流程設(shè)計流程1.8、ALTERA開發(fā)工具開發(fā)工具QUARTUS II電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 10數(shù)字集成電路：通用集成電路、專用集成電路數(shù)字集成電路：通用集成電路、專用集成電路( (ASICASIC) )A Application-S Specific I Integrated C Circuit通用集成電路通用集成電路:74/54:74/54、C4000C4000專用集成電路：為特定用途而設(shè)計和制造的器件，專用集成電路：為特定用途而設(shè)計和制造的器件， 是用戶定制的是用戶定制的ICIC。

9、分為：。分為：全定制全定制、 半定制半定制電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 11半定制電路半定制電路門陣列（門陣列（GAGA）可編程邏輯器件（可編程邏輯器件（PLDPLD）門海（門海（SoGSoG）SPLDHDPLDPROMPLAPALGALCPLDFPGAPLDPLD特點特點：高密度高密度、高速度高速度、高開發(fā)效率高開發(fā)效率電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 121.1、SPLDSPLD的原理與組成的原理與組成 PLDPLD的核心結(jié)構(gòu)的核心結(jié)構(gòu) 1.1.1 PLD的基本結(jié)構(gòu)的基本結(jié)構(gòu)數(shù)據(jù)輸入輸入電路與門陣列或門陣列輸出電路數(shù)據(jù)輸出互補輸入與項與或式緩沖互補緩沖提供不同輸出結(jié)

10、構(gòu)（課本P27）電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 131.1.2 PLD內(nèi)部電路的表示方法內(nèi)部電路的表示方法常用邏輯門符號與現(xiàn)有國標(biāo)符號的對照常用邏輯門符號與現(xiàn)有國標(biāo)符號的對照電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 14PLD的互補緩沖器的互補緩沖器 PLD的互補輸入的互補輸入 PLD中與陣列表示中與陣列表示PLD中或陣列的表示中或陣列的表示 陣列線連接表示陣列線連接表示 PLD中的邏輯符號表示方法中的邏輯符號表示方法電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 15PLD中的邏輯符號表示方法中的邏輯符號表示方法電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 16地 址譯 碼 器存 儲

11、 單 元陣 列0A1A1nA0W1W1pW0F1F1mFnp2PROM基本結(jié)構(gòu)基本結(jié)構(gòu):1100111011021.nnnnWAAAWAAAWAA A地址譯碼器輸出地址譯碼器輸出邏輯函數(shù)是：邏輯函數(shù)是：1.1.3 PROM電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 170,10,10,02,12,12,01,11,11,0 mmpmppMMMMMMMMM011 pWWW110 mFFF01,011,010,0011,111,110,1011,111,110,10ppppmpmpmmFMWMWMWFMWM WMWFMWMWMW存儲單元存儲單元邏輯函數(shù)表示：邏輯函數(shù)表示：電子設(shè)計自動化EDA山東農(nóng)

12、業(yè)大學(xué) 信息學(xué)院 18PROM的邏輯陣列結(jié)構(gòu)的邏輯陣列結(jié)構(gòu):與陣列（不可編程）或陣列（可編程）0A1A1nA0W1W1pW0F1F1mFnp2電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 19PROM表達的表達的PLD陣列圖陣列圖與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F用用PROM完成半加器邏輯陣列完成半加器邏輯陣列與 陣 列 （ 固 定 ）或 陣 列（ 可 編 程 ）0A1A1A1A0A0A1F0F01010110FA AA AFA A1010SAACA A電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 20PLA邏輯陣列示意圖邏輯陣列示意圖與 陣 列 （ 可 編 程 ）或

13、陣 列（ 可 編 程 ）0A1A1A1A0A0A1F0F1.1.4 PLA電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 210A1A1F0F2A2F0A1A1F0F2A2FPLA與與 PROM的比較的比較63 PLA83 PROM電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 220A1A1F0F0A1A1F0FPAL結(jié)構(gòu)：結(jié)構(gòu)：PAL的常用表示形式：的常用表示形式：1.1.5 PAL電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 2311100100R11100100RQQD11100100R11100100RVccSG1SL07SL17SG0SL0619I/O711100100R11100100RQ

14、QD11100100R11100100RVccSG1SL06SL16SG1SL0618I/O61CLK/I02I13I2078150 3 4 78121115 1619 2023 2427 2831一種一種PAL16V8的部分結(jié)構(gòu)圖的部分結(jié)構(gòu)圖電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 241.1.6 GAL24GAL16V8的結(jié)構(gòu)圖的結(jié)構(gòu)圖207190 34 7812111516192023242728311381518OLMCOLMC41623175243116OLMCOLMC63239157404714OLMCOLMC84855139566312OLMCOLMC11I/CLKIIIIII

15、III/OEI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QCLKOE輸入口可編程與陣列24時鐘信號輸入輸入/輸出口輸出邏輯宏單元三態(tài)控制固定或陣列電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 25OLMC的內(nèi)部結(jié)構(gòu)圖的內(nèi)部結(jié)構(gòu)圖電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 26電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 27電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 28電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 29電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 30電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 31電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 321.

16、2、CPLDCPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理SPLDSPLD器件基本上已被淘汰，只有器件基本上已被淘汰，只有GALGAL還在應(yīng)用。原因：還在應(yīng)用。原因： 1.陣列規(guī)模小，資源不夠用于設(shè)計數(shù)字系統(tǒng)。陣列規(guī)模小，資源不夠用于設(shè)計數(shù)字系統(tǒng)。2. 片內(nèi)寄存器資源不足，難以構(gòu)成豐富的時序電路。片內(nèi)寄存器資源不足，難以構(gòu)成豐富的時序電路。3. I/O不夠靈活，限制了片內(nèi)資源的利用率。不夠靈活，限制了片內(nèi)資源的利用率。4. 編程不便，需用專用的編程工具。編程不便，需用專用的編程工具。所以：所以：GALCPLD典型典型CPLDCPLD：ALTERA MAX7000ALTERA MAX7000系列系列電

17、子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 33 MAX7000 MAX7000包含包含3232到到256256個宏單元，每個宏單元，每1616個宏單元組個宏單元組成一個邏輯陣列塊（成一個邏輯陣列塊（Logic Array Block，LAB）。）。 MAX7000 MAX7000結(jié)構(gòu)中包含結(jié)構(gòu)中包含5 5部分：部分：1.邏輯陣列塊邏輯陣列塊2. 宏單元宏單元3. 擴展乘積項（共享和并聯(lián)）擴展乘積項（共享和并聯(lián)）4. 可編程連線陣列可編程連線陣列5. I/O控制塊控制塊電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 34(1) (1) 邏輯陣列塊邏輯陣列塊(LAB)(LAB)EPM7256S的的LA

18、B結(jié)構(gòu)結(jié)構(gòu)電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 35MAX7000MAX7000系列的單個宏單元結(jié)構(gòu)系列的單個宏單元結(jié)構(gòu)PRNCLRNENA邏輯陣列全局清零共享邏輯擴展項清零時鐘清零選擇寄 存 器旁路并行擴展項通往 I/O模塊通往 PIA乘積項選擇矩陣來自 I/O引腳全局時鐘QDEN來自來自 PIA的的 36個信號個信號快速輸入選擇快速輸入選擇2(2) (2) 宏單元宏單元VCC電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 36電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 37(3) (3) 擴展乘積項擴展乘積項共享擴展乘積項結(jié)構(gòu)共享擴展乘積項結(jié)構(gòu)電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院

19、38電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 39并聯(lián)擴展項饋送方式并聯(lián)擴展項饋送方式電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 40電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 41(4) (4) 可編程連線陣列可編程連線陣列 不同的不同的LAB通過在通過在可編程連線陣列可編程連線陣列(PIA)上布線，以相互連上布線，以相互連接構(gòu)成所需的邏輯。接構(gòu)成所需的邏輯。PIA信號布線到信號布線到LAB的方式的方式電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 42(4) (4) 可編程連線陣列可編程連線陣列 不同的不同的LAB通過在通過在可編程連線陣列可編程連線陣列(PIA)上布線，以相互連上布線，以相

20、互連接構(gòu)成所需的邏輯。接構(gòu)成所需的邏輯。PIA信號布線到信號布線到LAB的方式的方式電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 43(5)I/O(5)I/O控制塊控制塊EPM7128S器件的器件的I/O控制塊控制塊電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 44(5)I/O(5)I/O控制塊控制塊EPM7128S器件的器件的I/O控制塊控制塊電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 451.3.1 查找表查找表1.3、FPGAFPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理FPGA：現(xiàn)場可編程門陣列：現(xiàn)場可編程門陣列(Field Programmable Gate Array) 查找表（Look-U

21、p-Table)簡稱為LUT，LUT本質(zhì)上就是一個RAM。 目前FPGA中多使用4輸入的LUT，所以每一個LUT可以看成一個有4位地址線的16x1的RAM。查找表LUT輸入1輸入2輸入3輸入4輸出電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 46FPGA查找表單元內(nèi)部結(jié)構(gòu)查找表單元內(nèi)部結(jié)構(gòu)MUX電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 471.3.2 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 Cyclone/Cyclone系列器件是Altera公司的一款低成本的、高性價比的FPGA，它的結(jié)構(gòu)和工作原理在FPGA中具有典型性。 Cyclone與Cyclone系列

22、器件的基本結(jié)構(gòu)、原理類似。 Cyclone系列器件主要有以下部分組成： 邏輯陣列塊LAB、嵌入式存儲器塊、I/O單元、嵌入式硬件乘法器、鎖相環(huán)PLL等。電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 48Cyclone LE結(jié)構(gòu)圖結(jié)構(gòu)圖電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 49電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 50Cyclone LE普通模式普通模式 電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 51電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 52Cyclone LE動態(tài)算術(shù)模式動態(tài)算術(shù)模式 電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 53電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院

23、54Cyclone LAB結(jié)構(gòu)結(jié)構(gòu) 電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 55電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 56LAB陣列陣列 電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 57電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 58LAB控制信號生成控制信號生成 電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 59電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 60快速進位選擇鏈快速進位選擇鏈 電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 61電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 62LUT鏈和寄存器鏈的使用鏈和寄存器鏈的使用 電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 63LVDS連

24、接連接 Low-Voltage Differential Signaling 低壓差分信號 電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 641.4、CPLD/FPGACPLD/FPGA生產(chǎn)商生產(chǎn)商ALTERACPLD：MAX7000/S/A/B系列：EPM7128SMAX9000/A系列MAX3000系列：MAXII系列：EPM240(570,1270,2210)/GMAXIII系列：EPM240(570,1270,2210)/GFPGA：FLEX系列：10K、10A、10KE，EPF10K30EAPEX系列：20K、20KE EP20K200EACEX系列：1K系列 EP1K30、EP1K1

25、00STRATIX系列：EP1S10(20,25,30,40,50,60,80,120)CYCLONE系列：EP1C3(4,6,12,20)StratixGX系列CYCLONEII系列：EP2C5(8,20,35,50,70)STRATIXII系列： EP2S15(30,60,90,130,180)CYCLONEIII系列：EP3C5(10,16,25,40,55,80,120)STRATIXIII系列： EP3SL15(50,70,110,150,200,340)電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 65XILINXCPLD：FPGA：XC9500系列：XC95108、XC95256X

26、C3000系列， XC4000系列， XC5000系列Virtex系列,VirtexII系列SPARTAN系列：XCS10、XCS20、XCS30SPARTANII系列LATTICECPLD：FPGA：ispMACH4000V/B/C/Z系列MachX0系列ispLSI系列LatticeEC/ECP系列LatticeXP系列電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 66其他其他PLD公司：公司：ACTEL公司：公司： ACT1/2/3、40MXATMEL公司：公司：ATF1500AS系列、系列、40MXCYPRESS公司公司QUIKLOGIC公司公司 SO MUCH IC！FPGA CPLD

27、電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 671.5、CPLDCPLD與與FPGAFPGA的編程與配置的編程與配置ALTERA ByteBlaster（MV）下載接口此接口既可作編此接口既可作編程下載口，也可作程下載口，也可作JTAG接口接口JTAG：Joint Test Action Group電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 68此接口既可作編此接口既可作編程下載口，也可作程下載口，也可作JTAG接口接口ALTERA USB Blaster下載接口電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 691.6、CPLD/FPGACPLD/FPGA的開發(fā)工具的開發(fā)工具集成的FPGACPL

28、D開發(fā)環(huán)境：MAXPLUS II II 10.23QUARTUS II II 10.0ALTERA：XILINX：FOUNDATION 3.1ISE 10.1iISE Design Suite 12.1 LATTICE：ispEXPERT 7.01 ispLEVER 7.2 PAC Designer ispLEVER Classic 1.4 由PLD/FPGA芯片廠家提供，基本都可以完成所有的設(shè)計輸入（原理圖或HDL)，仿真，綜合，布線，下載等工作。電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 70HDL邏輯綜合軟件： 這類軟件將把HDL語言翻譯成最基本的與或非門的連接關(guān)系（網(wǎng)表），輸出edif

29、(Electronic Design Interchange Format )文件，導(dǎo)給PLD/FPGA廠家的軟件進行適配和布線。 為了優(yōu)化結(jié)果，在進行復(fù)雜HDL設(shè)計時，基本上都會使用這些專業(yè)的邏輯綜合軟件，而不使用PLD/FPGA廠家的集成開發(fā)軟件中自帶的邏輯綜合功能。Synplify / Synplify ProLeonardoSpectrumSynplicity：Mentor ：FPGA Complier IISynopsys ：電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 71Model Tech： ModelsimAldec ：ActiveHDLCadence ：NC-Verlog/N

30、C-VHDL/NC-SIMHDL仿真軟件 對設(shè)計進行校驗仿真，包括布線以前的功能仿真（前仿真）和布線以后包含延時的時序仿真（后仿真），對于一些復(fù)雜的HDL設(shè)計可能需要這些軟件專業(yè)的仿真功能。電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 721.7、FPGAFPGACPLDCPLD設(shè)計流程設(shè)計流程應(yīng)用應(yīng)用FPGA/CPLD的的EDA開發(fā)流程開發(fā)流程:原理圖/VHDL文本編輯綜合FPGA/CPLD適配FPGA/CPLD編程下載編程下載FPGA/CPLD器件和電路系統(tǒng)時序與功能門級仿真1、功能仿真、功能仿真2、時序仿真、時序仿真邏輯綜合器邏輯綜合器結(jié)構(gòu)綜合器結(jié)構(gòu)綜合器1、isp方式下載方式下載 2、J

31、TAG方式下載方式下載 3、針對、針對SRAM結(jié)構(gòu)的配置結(jié)構(gòu)的配置4、OTP器件編程器件編程 功能仿真功能仿真（課本P13）電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 731.7.1 設(shè)計輸入設(shè)計輸入(原理圖原理圖HDL文本編輯文本編輯)1. 1. 圖形輸入圖形輸入 圖形輸入圖形輸入 原理圖輸入原理圖輸入 狀態(tài)圖輸入狀態(tài)圖輸入 波形圖輸入波形圖輸入電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 742. HDL2. HDL文本輸入文本輸入 這種方式與傳統(tǒng)的計算機軟件語言編輯輸入基這種方式與傳統(tǒng)的計算機軟件語言編輯輸入基本一致。就是將使用了某種硬件描述語言本一致。就是將使用了某種硬件描述語言(HDL

32、)(HDL)的的電路設(shè)計文本，如電路設(shè)計文本，如VHDLVHDL或或Verilog HDLVerilog HDL的源程序，的源程序，進行編輯輸入。進行編輯輸入。 可以說，應(yīng)用可以說，應(yīng)用HDLHDL的文本輸入方法克服了上述的文本輸入方法克服了上述原理圖輸入法存在的所有弊端，為原理圖輸入法存在的所有弊端，為EDAEDA技術(shù)的應(yīng)用技術(shù)的應(yīng)用和發(fā)展打開了一個廣闊的天地。和發(fā)展打開了一個廣闊的天地。電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 75 整個整個綜合綜合過程就是將設(shè)計者在過程就是將設(shè)計者在EDAEDA平臺上編輯平臺上編輯輸入的輸入的HDLHDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給文本、原理圖或

33、狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進行編譯、優(yōu)化定的硬件結(jié)構(gòu)組件和約束控制條件進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得、轉(zhuǎn)換和綜合，最終獲得門級電路門級電路甚至更底層的電甚至更底層的電路描述路描述網(wǎng)表文件網(wǎng)表文件。由此可見，綜合器工作前，必須。由此可見，綜合器工作前，必須給定最后實現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟給定最后實現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對應(yīng)起來，成為相互的映射關(guān)系。應(yīng)起來，成為相互的映射關(guān)系。1.7.2 綜合綜合電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 76 適配器適配器也

34、稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如件，如JEDECJEDEC、JamJam格式的文件。適配所選定的目標(biāo)器件格式的文件。適配所選定的目標(biāo)器件(FPGA/CPLD(FPGA/CPLD芯片芯片) )必須屬于原綜合器指定的目標(biāo)器件系列。必須屬于原綜合器指定的目標(biāo)器件系列。 邏輯綜合通過后必須利用適配器將綜合后網(wǎng)表文件針對邏輯綜合通過后必須利用適配器將綜合后網(wǎng)表文件針對某一具體的目標(biāo)器件進行邏輯映射操作，其中包括底層器件某一具體的目標(biāo)器件進行邏輯映

35、射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時序仿真，同時后可以利用適配所產(chǎn)生的仿真文件作精確的時序仿真，同時產(chǎn)生可用于編程的文件。產(chǎn)生可用于編程的文件。1.7.3 適配適配電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 77時序仿真功能仿真 是直接對是直接對VHDL、原理圖描述或其他、原理圖描述或其他描述形式的邏輯功能進行測試模擬，以了解描述形式的邏輯功能進行測試模擬，以了解其實現(xiàn)的功能是否滿足原設(shè)計的要求的過程，其實現(xiàn)的功能是否滿足原設(shè)計的要求的過程，仿真過程不涉及任何具體

36、器件的硬件特性。仿真過程不涉及任何具體器件的硬件特性。1.7.4 時序仿真與功能仿真時序仿真與功能仿真 就是接近真實器件運行特性的仿就是接近真實器件運行特性的仿真，仿真文件中己包含了器件硬件特真，仿真文件中己包含了器件硬件特性參數(shù)，因而，仿真精度高。性參數(shù)，因而，仿真精度高。電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 78 通常，將對通常，將對CPLDCPLD的下載稱為的下載稱為編程編程(Program)(Program)，對，對FPGAFPGA中的中的SRAMSRAM進行直接下載的方式稱為進行直接下載的方式稱為配置配置(Configure)(Configure)，但對于，但對于OTP OTP

37、 FPGAFPGA的下載和對的下載和對FPGAFPGA的專用配置的專用配置ROMROM的下載仍稱為編程。的下載仍稱為編程。 FPGAFPGA與與CPLDCPLD的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點和工作原的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點和工作原理。通常的分類方法是：理。通常的分類方法是：C 將以將以乘積項乘積項結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為CPLDCPLD，如，如LatticeLattice的的ispLSIispLSI系列、系列、XilinxXilinx的的XC9500XC9500系列、系列、AlteraAltera的的MAX7000SMAX7000S系列和系列和La

38、ttice(Lattice(原原Vantis)Vantis)的的MachMach系列等。系列等。C 將以將以查表法查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為FPGAFPGA，如，如XilinxXilinx的的SPARTANSPARTAN系列、系列、AlteraAltera的的FLEX10KFLEX10K或或ACEX1KACEX1K系列等。系列等。1.7.5 編程下載編程下載電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 79 最后是將含有載入了設(shè)計的最后是將含有載入了設(shè)計的FPGAFPGA或或CPLDCPLD的硬件系統(tǒng)進行統(tǒng)一的硬件系統(tǒng)進行統(tǒng)一測試，以便最終驗證設(shè)計項目在測

39、試，以便最終驗證設(shè)計項目在目標(biāo)系統(tǒng)上的實際工作情況，以目標(biāo)系統(tǒng)上的實際工作情況，以排除錯誤，改進設(shè)計。排除錯誤，改進設(shè)計。1.7.6 硬件測試硬件測試電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 801.8、ALTERAALTERA開發(fā)工具開發(fā)工具QuartusIIQuartusII1 1位全加器設(shè)計向?qū)蝗悠髟O(shè)計向?qū)Щ驹O(shè)計流程基本設(shè)計流程為本項工程設(shè)計建立文件夾為本項工程設(shè)計建立文件夾(必須有必須有)注意：注意：文件夾名不能用中文，且不可帶空格。文件夾名不能用中文，且不可帶空格。（課本P95 5.1,5.2）（課本P116 5.4）電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 81CLICK

40、CLICK電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 82CLICKCLICK電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 83CLICKCLICK電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 84CLICK電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 85電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 86CLICK電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 87電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 88CLICKLibraries primitives logic電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 89DOUBLE CLICK電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 90CLICKC

41、LICK電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 CLICK91電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 92CLICK電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 93電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 94CLICKCLICK電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 95CLICKCLICK電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 96電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 97CLICK電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 98Mouse Right Click電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 99CLICK電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 1

42、00CLICKCLICKCLICK電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 101CLICK電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 102CLICK電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 103CLICK在此區(qū)域連續(xù)單擊鼠標(biāo)右鍵電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 104CLICK電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 105CLICKCLICK電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 106保存電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 107電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 108第2章 VHDL程序編程基礎(chǔ)2.1、簡介背景2.2、 VHDL語言程序的基本結(jié)

43、構(gòu) 2.3、 VHDL語言的數(shù)據(jù)類型及運算操作符 2.4、 VHDL語法基礎(chǔ) 2.5、屬性的描述與定義 電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 109u傳統(tǒng)數(shù)字電路設(shè)計方法不適合設(shè)計大規(guī)模的系統(tǒng)。工程師不容易理解原理圖設(shè)計的功能。u眾多軟件公司開發(fā)研制了具有自己特色的電路硬件描述語言HDL (Hardware Description Language)，這些語言之間存在著很大的差異，工程師一旦選用某種硬件描述語言作為輸入工具，就被束縛在這個硬件設(shè)計環(huán)境之中。因此，硬件設(shè)計工程師需要一種強大的、標(biāo)準(zhǔn)化的硬件描述語言，作為可相互交流的設(shè)計環(huán)境。2.1、簡介背景簡介背景電子設(shè)計自動化EDA山東農(nóng)

44、業(yè)大學(xué) 信息學(xué)院 110 描述復(fù)雜的數(shù)字電路系統(tǒng) 成為國際的硬件描述語言標(biāo)準(zhǔn)u美國國防部在80年代初提出了VHSIC（Very High Speed Integrated Circuit）計劃，其目標(biāo)之一是為下一代集成電路的生產(chǎn)，實現(xiàn)階段性的工藝極限以及完成10萬門級以上的設(shè)計，建立一項新的描述方法。1981年提出了一種新的HDL，稱之為VHSIC Hardware Description Language，簡稱為VHDL，這種語言的成就有兩個方面：Institute of Electrical and Electronics Engineers1987,“IEEE 標(biāo)準(zhǔn)1076” ，最新，I

45、EEE1076-2008電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 111VHDL的優(yōu)點：v用于設(shè)計復(fù)雜的、多層次的設(shè)計。支持設(shè)計庫和設(shè)計的重復(fù)使用v與硬件獨立，一個設(shè)計可用于不同的硬件結(jié)構(gòu)，而且設(shè)計時不必了解過多的硬件細節(jié)。v有豐富的軟件支持VHDL的綜合和仿真，從而能在設(shè)計階段就能發(fā)現(xiàn)設(shè)計中的Bug，縮短設(shè)計時間，降低成本。v更方便地向ASIC過渡。vVHDL有良好的可讀性，容易理解。電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 112VHDL與計算機語言的區(qū)別運行的基礎(chǔ) 計算機語言是在CPURAM構(gòu)建的平臺上運行 VHDL設(shè)計的結(jié)果是由具體的邏輯、觸發(fā)器組成的數(shù)字電路執(zhí)行方式 計算機語言基

46、本上以串行的方式執(zhí)行 VHDL在總體上是以并行方式工作驗證方式 計算機語言主要關(guān)注于變量值的變化 VHDL要實現(xiàn)嚴格的時序邏輯關(guān)系電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 113-eqcomp4 is a four bit equality comparatorLibrary IEEE;use IEEE.std_logic_1164.all;entity eqcomp4 isport(a, b:in std_logic_vector(3 downto 0); equal:out std_logic);end eqcomp4;architecture dataflow of eqcomp4 i

47、sbegin equal = 1 when a=b else 0;End dataflow;VHDL 大小寫大小寫不敏感不敏感eqcomp4.vhd包實體結(jié)構(gòu)體文件名和實體名一致每行；結(jié)尾關(guān)鍵字begin關(guān)鍵字end后跟實體名關(guān)鍵字end后跟結(jié)構(gòu)體名庫類型類型設(shè)計實體設(shè)計實體電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 1142.2、VHDLVHDL語言程序的基本結(jié)構(gòu)語言程序的基本結(jié)構(gòu) 一個完整的VHDL語言程序通常包含五個部分: 實體（Entity）結(jié)構(gòu)體(Architecture)配置(Configuration)包集合(Package)庫(Library) （課本P225）電子設(shè)計自動化E

48、DA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 115前面的例子 設(shè)計實體是VHDL語言設(shè)計的基本單元，是最重要的系統(tǒng)抽象。 設(shè)計實體由實體說明和結(jié)構(gòu)體兩部分組成定義了設(shè)計單元的具體構(gòu)造和操作 規(guī)定了設(shè)計單元的輸入輸出接口信號或引腳Entity DeclarationArchitecture Body2.2.1 設(shè)計實體設(shè)計實體(design entity) 電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 116實體說明的一般格式如下：文件名和實體名一致！ENTITY 實體名 IS GENERIC（類屬參數(shù)說明）； PORT（端口說明）； 實體說明部分；BEGIN 實體語句部分；END ENTITY 實體名；2.2.

49、2 實體說明實體說明 電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 117ENTITY 實體名 IS GENERIC（類屬參數(shù)說明）； PORT（端口說明）；END 實體名；實體說明的常用格式如下： := ENTITY Identifier IS BEGIN END ENTITY ; 電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 1181 1類屬參數(shù)說明類屬參數(shù)說明 類屬參數(shù)說明用于說明設(shè)計實體和其外部環(huán)境通信的對象、通信的格式約定和通信通道的大小。 GENERIC（CONSTANT 名字表： IN 子類型標(biāo)識 ：= 靜態(tài)表達式 ，）； GENERIC（名字表：子類型標(biāo)識 ：= 靜態(tài)表達式 ，）；

50、 例如：GENERIC （m：TIME：= 3ns） 一般書寫格式為：常用書寫格式為：GENERIC （ m：TIME：= 5ns ，n：INTEGER：= 75）GENERIC （n：INTEGER：= 15）電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 1192 2端口說明端口說明 端口為設(shè)計實體和其外部環(huán)境的動態(tài)通信提供通道，是對基本設(shè)計實體與外部接口的描述。 PORT（ SIGNAL 端口名：模式子類型標(biāo)識 BUS ：=靜態(tài)表達式 ，）；PORT（端口名：模式 子類型標(biāo)識 BUS ，）；（1）端口名 端口名是賦予每個外部引腳的名稱 一般書寫格式為：常用書寫格式為：電子設(shè)計自動化EDA山東

51、農(nóng)業(yè)大學(xué) 信息學(xué)院 120（2）端口模式 端口模式用來說明數(shù)據(jù)、信號通過該端口的方向。 LINKAGE（不指定方向，無論哪個方向都可連接）。 VHDL語言提供了下述端口模式：IN （流入實體），OUT （流出實體），INOUT （雙向端口：既可流入，又可流出），BUFFER （信號輸出到外部，但同時也可在實體內(nèi)部反饋），電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 121（3）數(shù)據(jù)類型 VHDL語言中有10種數(shù)據(jù)類型，IEEE1076/93標(biāo)準(zhǔn)規(guī)定，EDA綜合工具提供的數(shù)據(jù)類型為布爾型(Boolean)、位型(Bit)、位矢量型(Bit_vector)和整數(shù)型(Integer)。 但在實際中，常

52、用的數(shù)據(jù)類型為： STD_LOGIC STD_LOGIC_VECTOR 要使用這2種類型，須在程序開始加入以下兩語句： LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.ALL;例如：U UninitializedX Forcing Unknown0 Forcing 01 Forcing 1Z High ImpedanceW Weak UnknownL Weak 0H Weak 1- Dont careTRI_STATE電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 122LIBRARY IEEE;USE IEEE. STD_LOGIC_1164.ALL;ENTITY

53、deco ISPORT(clock: IN STD_LOGIC; q: OUTSTD_LOGIC_VECTOR(7 DOWNTO 0);END deco;前面的例子無；電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 123結(jié)構(gòu)體描述一個設(shè)計的結(jié)構(gòu)或行為 用VHDL語言描述結(jié)構(gòu)體功能有3種方法： （1）行為描述法(behavioral)：（2）數(shù)據(jù)流描述法(RTL or dataflow)：（3）結(jié)構(gòu)描述法(structural)：2.2.3 結(jié)構(gòu)體結(jié)構(gòu)體 電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 124例如：architecture one of mux21 isbegin y=a when s

54、=0 else b;end architecture one;結(jié)構(gòu)體的常用書寫格式為：ARCHITECTURE 結(jié)構(gòu)體名 OF 實體名 IS -定義語句BEGIN -并行處理語句END ARCHITECTURE 結(jié)構(gòu)體名；電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 125ARCHITECTURE one OF deco ISBEGIN WITH num SELECTq=00111111 WHEN 0000, 00000110 WHEN 0001, 01011011 WHEN 0010, 01001111 WHEN 0011, 01100110 WHEN 0100, 01101101 WHEN

55、0101, 01111101 WHEN 0110, 00100111 WHEN 0111, 01111111 WHEN 1000, 01101111 WHEN 1001, 00000000 WHEN OTHERS;END one;電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 1261結(jié)構(gòu)體名稱的命名結(jié)構(gòu)體名稱的命名 結(jié)構(gòu)體的名稱可自由命名，但通常命名為 behavioral dataflow structural ARCHITECTURE behavioral OF mux IS 用結(jié)構(gòu)體行為命名ARCHITECTURE dataflow OF mux IS 用結(jié)構(gòu)體的數(shù)據(jù)流命名ARCHITEC

56、TURE structural OF mux IS 用結(jié)構(gòu)體的組織結(jié)構(gòu)命名 2定義語句定義語句 用于對結(jié)構(gòu)體內(nèi)部所使用的信號、常數(shù)、數(shù)據(jù)類型和函數(shù)進行定義。 電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 127例：計數(shù)器的VHDL描述。 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY cnt10 IS PORT (clock: IN STD_LOGIC; q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); ca: OUT STD_LOGIC);END cnt10; 電子

57、設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 128ARCHITECTURE rtl OF cnt10 ISSIGNAL qs:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(clock) VARIABLE q10:INTEGER range 0 to 15:=0; BEGIN IF (clockEVENT AND clock=1) THEN IF(q10 =9) THEN q10:=0; ca=1; ELSE q10:=q10+1; ca=0; END IF; END IF; qs=CONV_STD_LOGIC_VECTOR(q10,4); q=qs; END

58、 PROCESS;END rtl;返回類型轉(zhuǎn)換返回整數(shù)電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 1295LEs SKIP電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 13073LEs 電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 1312.3、VHDLVHDL語言的數(shù)據(jù)類型及運算操作符語言的數(shù)據(jù)類型及運算操作符 VHDL語言的標(biāo)識符是遵守以下規(guī)則的字符序列： （1）有效字符：）有效字符： （AZ，az）、（）、（09）和（）和（_）。）。（2）必須以英文字母打頭。）必須以英文字母打頭。（3）下劃線前后必須都有英文字母或數(shù)字。）下劃線前后必須都有英文字母或數(shù)字。（4）標(biāo)識符不區(qū)分大小寫。）標(biāo)識符不

59、區(qū)分大小寫。下面是合法的標(biāo)識符： pulse_100ms Pulse_100ms PULSE_100MS 下面是不合法的標(biāo)識符： pulse-100ms 2pulse_100ms _pulse_100ms pulse_100ms_ 2.3.1 標(biāo)識符標(biāo)識符 （課本P127）電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 132 在VHDL語言中對象包括以下3種：信號（Signal）、變量（Variable）和常數(shù)（Constant）。 （課本P127）1. 常數(shù)（常數(shù)（Constant）CONSTANT 常數(shù)名:數(shù)據(jù)類型:=表達式； 例如：CONSTANT DELAY:time:=100ns; 常

60、數(shù)說明的一般格式如下：常數(shù)是一個全局量。2.3.2 VHDL語言的對象及其分類語言的對象及其分類 SYNconstant writeDDRAM : std_logic_vector(4 downto 0):=10001;電子設(shè)計自動化EDA山東農(nóng)業(yè)大學(xué) 信息學(xué)院 1332. 變量（變量（Variable） VARIABLE 變量名:數(shù)據(jù)類型 約束條件:=表達式； 例如：VARIABLE x，y，z：INTEGER； 變量說明語句的一般格式為： 變量只能在進程語句、函數(shù)語句和過程語句結(jié)構(gòu)中使用，是一個局部量。變量在賦值時不能產(chǎn)生附加延時。通常暫存一些信號。variable count：integ