1、一、 實驗目的a) 了解可編程數字系統設計的流程 b) 掌握 Quartus 軟件的使用方法c) 掌握競爭和冒險的基本概念和電路時延分析方法二、 實驗原理1. 實驗內容觀察并記錄實驗箱上的 FPGA 型號，新建一個 Project，器件選用實驗箱上的 FPGA；硬木課堂的FPGA型號是cyclone 4 EP4CE6F17C8N，由于quartus2 9.1web不能提供對于該芯片的仿真支持，故選用cyclone3 EP3C5E144C8作為仿真芯片建立project2、實驗內容用“AND2”和“XOR”器件設計一個 1 位半加器，并用功能仿真進行驗證；輸入輸出信號：A、B分別表示輸入的兩位加

2、數，S表示輸出的和數，C表示輸出的進位。根據信號列出真值表：ABSC0000011010101101根據真值表得出邏輯表達式：S = A xor B C = AB根據邏輯表達式作出原理圖：功能仿真：首先通過然后為信號分配管腳進行全編譯通過編寫波形文件生成simulation netlist開始功能仿真校驗真值表與實際功能無誤3、 點擊“File”à“Create/Update”à“Create Symbol File for Current File”菜單項，將 1 位半加器封裝成元 件。新建一個原理圖文件，調用 2 個半加器實現一個 1 位全加器，并用功能仿真進行驗證；輸

3、入輸出信號：Ai Bi Ci-1分別表示兩個加數與低位進位，Si表示和數 Ci表示進位列出真值表：AiBiCi-1SiCi0000000110010100110110010101011100111111得出邏輯表達式:Si = Ai xor Bi xor Ci-1Ci = ABCi-1+ABCi-1+AB = AB + Ci-1 * AxorB作出用兩個半加器的原理圖功能仿真:與真值表符合4、 將 1 位全加器封裝成元件，新建原理圖文件，調用 4 個全加器實現一個 4 位行波加法器，用功能仿真進 行驗證，用“Tools”à“Netlist Viewers”à“RTL Vie

4、wer”查看電路綜合結果； 輸入輸出信號：Ai Bi Ci-1分別表示第i位兩個加數與i-1位進位，Si表示第i位和數 Ci表示第i位進位列出真值表：AiBiCi-1SiCi0000000110010100110110010101011100111111得出邏輯表達式:Si = Ai xor Bi xor Ci-1Ci = ABCi-1+ABCi-1+AB = AB + Ci-1 * AxorB原理圖：使用4個全加器易得第0位進位信號接地，然后依次串聯即可得到行波4位加法器功能仿真：由于低位進位信號只與低位的加數與次低位信號有關，因此逐位驗證功能，即固定低位進位信號測試功能，分四次測試第0位（

5、最低位）第1位第2位第3位（最高位）與實際功能符合RTL Viewer顯示的電路綜合結果；5、 適配編譯，用“Tools”à“Netlist Viewers”à“Technology Map Viewer”查看電路 Map 結果；用 “Tools”à“Chip Planner”查看器件適配結果；Technology Map Viewer顯示的電路map結果Chip Planner顯示的器件適配結果6、 將 4 位全加器下載到實驗箱，連接邏輯電平開關進行功能驗證7、 對 1 位半加器，進行時序仿真，并做時延分析，可參考預備知識相關內容編寫好波形文件后（A 20NS

6、B 40NS）進行時序仿真AB從10變為01時 由于AS FR = 8.945ns AC FF = 7.371nsBS RF = 8.198NS BC RR= 6.903NS所以 B信號的上升傳到SC時A信號的下降還未傳遞過來，因此會S會出現短暫的低電平C是高電平C的寬度S的寬度AB從“01”變為“11”時由于AC RR=7.142ns AS RF=8.817ns 因此C的上升要優先于S的下降 出現SC的11態，后穩定于01，寬度為1.377nsAB由11變為00時，AC FF = 7.371 BC FF = 7.092實際顯示經由7.108后C由1變為0AS FF=8.817 BS FR =

7、 8.660因此產生一個寬度為148ps的高電平8、 對 1 位全加器，進行時序仿真，并做時延分析，要求：Progagation Delay顯示的各輸入對輸出的時延 a) 測量 A 第 14 個上升沿到對應的的 S 輸出之間的延遲時間；第一個第二個第三個第四個b) 對輸出 S 的毛刺進行測量和分析； 圖中可見當AiBi從10變為01時由于B的RF = 4.659ns A的FR = 5.205ns 所以B的變化先影響Si，因此Si出現一個尖刺的低電平寬度為546psAiBiCi-1從110變為001時 由于B FR =4.851 A 的FF = 5.157 所以Si會先變為短暫的高電平后恢復低電

8、平 直到Ci-1 的RR=7.494ns響應后才會變為穩定的高電平毛刺寬度高電平311ps 低電平2.323nsc) 對輸出 C 的毛刺進行測量和分析；AiBi從10變為01時 由于Bi RR=5.149快于Ai的FF=5.535因此Ci會出現一個短暫的高電平毛刺寬度：386psd) 對測得的時延結果進行分析BiCi-1=00 Ai 0-1與表中Ai對Si RR = 5.075非常接近AiCi-1=00 Bi 0-1與表中Bi對Si RR = 4.729相等AiBi=00 Ci-1 0-1與表中Ci-1對Si RR = 7.494相等BiCi-1=10 Ai 0-1與表中Ai對Ci RR =

9、5.478相等AiCi-1=10 Bi 0-1與表中Bi對Ci RR = 5.149相等AiBi=10 Ci-1 0-1與表中Ci-1對Ci RR = 7.913相等9、 對 4 位全加器，進行時序仿真，并做時延分析，要求：Progagation Delay顯示的各輸入對輸出的時延e) 測量 Cin=“0”， B=“0111”， A 從“0000”-“0001” 所對應輸出 S3的時延； 如圖A0由0-1后，經由9.793ns S3由0-1與表對應f) 測量 Cin=“0”， B=“0110”， A 從“0000”-“0010” 所對應輸出 S3的時延； 如圖 A1由0-1后，經由9.501n

10、s S3由0-1 與表對應g) 測量 Cin=“0”， B=“0100”， A 從“0000”-“0100” 所對應輸出 S3的時延；如圖 A2由0-1后，9.125ns后S3由0-1 與表對應h) 測量 Cin=“0”， B=“0000”， A 從“0000”-“1000” 所對應輸出 S3的時延； 如圖 A3由0-1后，8.296ns后S3由0-1 與表對應i) 測量 Cin=”0”-“1”， B=“0000”， A 從“0000”-“0111” 所對應輸出 S3的時延； 如圖 Cin由0-1后，9.393ns后S3由0-1 與表對應j) 測量 Cin=“0”， B=“1111”， A 從

11、“0000”-“0001” 所對應輸出 Cout的時延； 如圖A0由0-1后，經由9.687ns Cout由0-1與表對應k) 測量 Cin=“0”， B=“1110”， A 從“0000”-“0010” 所對應輸出 Cout的時延； 如圖A1由0-1后，經由9.395ns Cout由0-1與表對應l) 測量 Cin=“0”， B=“1100”， A 從“0000”-“0100” 所對應輸出 Cout的時延； 如圖A2由0-1后，經由9.019ns Cout由0-1與表對應m) 測量 Cin=“0”， B=“1000”， A 從“0000”-“1000” 所對應輸出 Cout的時延； 如圖A3由0-1后，經由8.191ns Cout由0-1與表對應n) 測量 Cin=”0”-“1”， B=“1000”， A 從“0000”-“0111” 所對應輸出 Cout的時延； 如圖