1、 作者： PanHongliang 封面 僅供個人學習 基于 FPGA 和單片機的多功能等精度頻率計設計 摘要 基于傳統(tǒng)測頻原理的頻率計的測量精度將隨著被測信號頻率的下降而 降低，在實用中有很大的局限性，而等精度頻率計不但有較高的測量 精度，而且在整個測頻區(qū)域內保持恒定的測試精度。運用等精度測量 原理，結合單片機技術設計了一種數字頻率計，由于采用了屏蔽驅動 電路及數字均值濾波等技術措施，因而能在較寬定的頻率范圍和幅度 范圍內對頻率，周期，脈寬，占空比等參數進行測量，并可通過調整 閘門時間預置測量精度。選取的這種綜合測量法作為數字頻率計的測 量算法，提出了基于 FPGA 的數字頻率計的設計方案。

2、給出了該設計 方案的實際測量效果，證明該設計方案切實可行，能達到較高的頻率 測量精度。 關鍵詞等精度測量，單片機，頻率計，閘門時間， FPGA ABSTRACT Along with is measured based on the traditional frequency measurement principle frequency meter measuring accuracy the signalling frequency the drop but to reduce, in is practical has the very big limitation, but and so

3、 on the precision frequency meter not only has teaches the high measuring accuracy, moreover maintains the constant test precision in the entire frequency measurement region. Using and so on the precision survey principle, unified the monolithic integrated circuit technical design one kind of numera

4、l frequency meter, because has used the shield actuation electric circuit and technical measure and so on digital average value filter, thus could in compared in the frequency range and the scope scope which the width decided to the frequency, the cycle, the pulse width, occupied parameter and so on

5、 spatial ratio carries on the survey, and might through the adjustment strobe time initialization measuring accuracy. Selection this kind of synthesis measured the mensuration took the digital frequency meter the survey algorithm, proposed based on the FPGA digital frequency meter design proposal. H

6、as produced this design proposal actual survey effect, proved this design proposal is practical and feasible, can achieve the high frequency measurement precision Keywords Precision survey, microcontroller, frequency meter, strobe time， field programmable gate array 1 緒論 測量頻率是電子測量技術中最常見的測量之一。不少物理量的測

7、量 , 如時 間、速度等都涉及到或本身可轉化為頻率的測量。目前 , 市場上有各種多功能、 高精度、高頻率的數字頻率計 , 但價格不菲。而在實際工程中 , 并不是對所有信 號的頻率測量都要求達到非常高的精度。 目前, 有三種常用的數字頻率的測量方法 : 直接測量法 （以下稱 M 法） 、周 期測量法（以下稱 T 法）和綜合測量法（以下稱 M /T 法）。M 法是在給定的閘門 時間內測量被測信號的脈沖個數 , 進行換算得出被測信號的頻率。 T 法是通過測 量被測信號一個周期時間計時信號的脈沖個數 , 然后換算出被測信號的頻率。這 兩種測量法的精度都與被測信號有關 , 因而它們屬于非等精度測量法。而

8、 M /T 法它通過測量被測信號數個周期的時間 , 然后換算得出被測信號的頻率 , 克服了 測量精度對被測信號的依賴性。 M /T 法的核心思想是通過閘門信號與被測信號 同步，將閘門時間T控制為被測信號周期長度的整數倍。測量時 ，先打開預置閘 門, 當檢測到被測信號脈沖沿到達時 , 標準信號時鐘開始計數。預置閘門關閉時 標準信號并不立即停止計數 , 而是等檢測到被測信號脈沖沿到達時才停止 , 完成 被測信號整數周期的測量。測量的實際閘門時間與預置閘門時間可能不完全相同 但最大差值不超過被測信號的一個周期。2 系統(tǒng)設計方案 2.1 系統(tǒng)設計方案的選擇 根據頻率計的設計要求，我們可將整個電路系統(tǒng)劃

9、分為幾個模塊，頻率測量 模塊，周期測量模塊，脈寬測量模塊，和占空比測量模塊。標準頻率發(fā)生電路采 用高頻率穩(wěn)定度和高精度的晶鎮(zhèn)作為標準頻率發(fā)生器。 如圖所示。 各模塊的實現(xiàn) 均有幾種不同的設計方案。 圖 2.1 頻率計組成模塊框圖 2.1.1 頻率測量模塊 直接測頻法：把被測頻率信號經脈沖整形電路處理后加到閘門的一個出入 端，只有在閘門開通時間 T （以秒計）內，被計數的脈沖送到十進制計數器進行 計數；設計數器的值為 N,則可得到被測信號頻率為 f=N/T，經分析，本測量在 低頻率的相對測量誤差較大，即在低頻段不能滿足本設計的要求。 組合測頻法：這種方法可以在一定程度上彌補方法（ 1）中的不足，

10、但是 難以確定最佳分測點，且電路實現(xiàn)較復雜。 倍頻法：是指把頻率測量范圍分成多個頻段，使用倍頻技術，根據頻段設 置倍頻系數，將經整形的低頻信號進行倍頻后在進行測量，對高頻段則直接進行 測量。倍頻法較難實現(xiàn)。 等精度測頻法：其實現(xiàn)方式可用圖 2.2 來說明。圖中，預置門控信號是寬 度為TPR 的一個脈沖，CNT1 和 CNT2 是兩個可控計數器。標準頻率信號從 CNT1 的時鐘輸出端 CLK 輸入，其頻率為 fs，經整形后的被測信號從 CNT2 的時鐘輸入 端 CLK 輸入，設其實際頻率為 fx ;當預置門控信號為高時，經整形后的被測信 號的上升沿通過 D 觸發(fā)器的 Q 端同時啟動計數器 CNT

11、1 和 CNT2 CNT1 和 CNT2 分 別對被測信號（頻率為 fs ）和標準頻率信號（頻率為 fx ）同時計數。當預置門 信號為低時，隨后而至的被測信號的上升沿將兩個計數器同時關閉。設在一次預 置門時間 Tpr 內對被測信號的計數值為 Nx,對標準信號的計數值為 Ns 則下式 成立： fx/Nx=fs/Ns 由此推得： fx=fs*Nx/Ns 圖22等精度測頻法原理框圖 若所測頻率值為 fx，其真實值為 fxe，標準頻率為 fs，一次測量中，由于 fx 計數的起停時間都是該信號的上跳沿觸發(fā)的，因此在 Tpr 時間內對 fx 的計數 Nx 無誤差，在此時間內的計數 Ns 最多相差一個脈沖，

12、即 fx/Nx=fs/Ns，則下式 成立：fxe /Nx=fs/Ns+ et 可分別推得 fx=fs*Nx/Ns fxe =fs*Nx/Ns+ et 根據相對誤差的公式有： fxe/fxe=fxe -fx/fxe 經整理可得到： fxe/fxe= et/Ns 因厶 et 1，故厶 fxe/fxe 1/Ns Ns=Tpr*fs 根據以上分析，我們可知等精度測頻法具有三個特點： 1,相對測量誤差與 被測頻率的高低無關；2,增大 Tpr 或 fs 可以增大 Ns,減少測量誤差，提高測 量精度；3,測量精度與預置門寬度和標準頻率有關，與被測信號的頻率無關， 在預置門和常規(guī)測頻閘門時間相同而被測信號頻率

13、不同的情況下，等精度測量法 的測量精度不變； 經過綜合考慮，結合設計需求，選用第種方案，即用等精度測頻法來 實現(xiàn)本設計頻率測量。 2.1.2 周期測量模塊 直接周期測量法：用被測信號經放大整形后形成的方波信號直接控制計數 門控電路，使主門開放時間等于信號周期 Tx,時標為 Ts的脈沖在主門開放時間 進入計數器。設在 Tx 期間計數值為 N,可以根據以下公式來算得被測信號周 期： Tx=N*Ts 經誤差分析,可得結論：用該測量法測量時,被測信號的頻率越 高,測量誤差越大。 等精度周期測量法：該方法在測量電路和測量精度上與等精度測量完 全相同,只是在進行計算時公式不同,在周期 1/T 代換頻率 f

14、 即可,其計算 公式為 Tx=Ts*Ns/Nx從降低電路的復雜度及提高精度（特別是高頻）上考慮，本 設計擬采用方法測量被測信號的周期。 2.1.3 脈寬測量模塊 在進行脈沖寬度測量時，首先經信號處理電路進行處理，限制只有信號的 50%幅度及其以上部分才能輸入數字測量部分。脈沖邊沿被處理得非常陡峭，然 后送入測量計數器進行測量。 測量電路在檢測到脈沖信號的上升沿時打開計數器，在下降沿是關閉計數器，設脈沖寬 度為 Twx ，計算公式為： Twx=Nx/fs 。 3 系統(tǒng)總體設計方案 等精度數字頻率計涉及到的計算包括加，減，乘，除，耗用的資源比較大， 用一般中小規(guī)模 CPLD/FPGA5 片難以實現(xiàn)

15、。因此，我們選擇單片機和 CPLD/FPGA 的結合來實現(xiàn)。電路系統(tǒng)原理框圖如圖所示，其中單片機完成整個測量電路的測 試控制，數據處理和顯示輸出； CPLD/FPGA 完成各種測試功能；鍵盤信號由 AT89C51 單片機進行處理，它從 CPLD/FPGA 讀回計數數據并進行運算，向顯示電 路輸出測量結果；顯示器電路采用七段 LED 動態(tài)顯示，由 8 個芯片 74LS164 分別 驅動數碼管。 系統(tǒng)的基本工作方式如下： P0 是單片機與 FPGA 勺數據傳送通信口， P1 口用于鍵盤掃描，實現(xiàn)各測試 功能的轉換；P2 口為雙向控制口。 P3 口為 LED 的串行顯示控制口；系統(tǒng)設置 5 個功能鍵

16、：占空比，脈寬，周期，頻率，和復位。 7 個 LED 數碼管組成測量數據顯示器，另一個獨立的數碼管用于狀態(tài)顯 示。 BCLK 為測頻標準頻率為 50MHz 信號輸入端，由晶體震蕩源電路提供。 待測信號經放大整形后輸入 CPLD/FPGA 勺 TCL 4 CPLD/FPGA 測頻專用模塊的 VHDL 程序設計 4.1 測頻模塊邏輯結構 利用 VHDL 程序設計的測頻模塊邏輯結構如圖所示， 其中有關的接口信號規(guī) 定如下： TP( P2.7)： TF=0 時等精度測頻；TF=1 時測脈寬； CLR/TRIG(P2.6):當 TF=0 時系統(tǒng)全清零功能；當 TF=1 時 CLRTRIG 的 上跳沿將啟

17、動 CNT2，進行脈寬測試計數； ENDD (P2.4):脈寬計數結束狀態(tài)信號，ENDD=數結束； CHOICE( P3.2):自校 / 測頻選擇，CHOICE=1 測頻；CHOICE=(自校； START(P2.5):當 TF=0 時，作為預置門閘，門寬可通過鍵盤由單片機 控制，START=1 時預置門開；當 TF=1 時，START 有第二功能，此時，當 START=0 時測負脈寬，當 START=1 時測正脈寬。利用此功能可分別獲得脈寬和占空比數 據。 EEDN( P2.3):等精度測頻計數結束狀態(tài)信號，EEND=0 寸計數結束。 SELP2.2 (P2.2，P2.1，P2.0):計數值

18、讀出選通控制；當 SEL2.0= “000”，“ 001”，“010” . “111 ”時，將 CNT1 CNT2 的計數值分 8 次，每 次讀出 8 位，并傳達到單片機的 P0 口。 圖 4.1 測頻模塊邏輯圖 4.2 各模塊功能和工作步驟如下: 4.2.1 測頻/測周期的實現(xiàn) 被測信號脈沖從 CONTR 模塊的 FIN 端輸入，標準頻率信號從 CONTRL 勺 FSD 端輸入，CONTRL 勺 CLR 是此模塊電路的工作初始化信號輸入端。在進行頻率或 周期測量時，其工作步驟如下: 令 TF=0,選擇等精度測頻，然后再 CONTR 的 CLR 端加一正脈沖信號以完 成測試電路狀態(tài)的初始化。

19、由預置門控信號將 CONTR 的 START 端置高電平，預置門開始定時，此時 由被測信號的上沿打開計數器 CNT1 進行計數，同時使標準頻率信號進入計數器 CNT2。 預置門定時結束信號把 CONTRL 勺 START 端置為低電平(由單片機來完 成)，在被測信號的下一次脈沖的上沿到來時， CNT1 停止計數，同時關斷 CNT2 對 FS 的計數。 計數結束后，CONTR 的 EEND 端將輸出低電平來指示測量計數結束，單片 機得到此信號后，即可利用 ADRC( P2.2)，ADRB( P2.1)，ADRA( P2.0)分別 讀回 CNT1 和 CNT2 的計數值，并根據精度測量公式進行運算

20、，計算出被測信號 的頻率或周期值。 4.2.2 控制部件設計 女口圖所示，當 D 觸發(fā)器的輸入端 START 為高電平時，若 FIN 端來一個上升 沿，貝 U Q 端變?yōu)楦唠娖剑瑢?FIN-CLK1 和 FSD-CLK2 同時 EEND 被置為高電平 作為標志； 當 D 觸發(fā)器的輸入端 START 為低電平時， 若 FIN 端輸入一個脈沖上 沿， 則 FIN-CLK1與 FSD-CLK2 勺信號通道被切斷。 圖 4.2 測頻與測周期控制部分電路 計數部件設計 圖中的計數器 CNT1/CNT 是 32 位二進制計數器，通過 DSEL 模塊的控制，單 片機可分 4 次將其 32 位數據全部讀數。

21、 4.2.3 脈沖寬度測量和占空比測量模塊設計 根據上述脈寬測量原理，設計如圖(CONTRL 所示的電路原理示意圖。該信 號的上沿和下沿信號對應于未經處理時的被測信號 50%幅度時的上沿和下沿 .被 測信號從FIN端輸入,CLR為初始化信號vSTART為工作使能信號.CONTRL2莫塊的 PUL端與 GATE 的輸入端 PUL 連接. 圖 4.3 脈沖寬度測量原理圖 測量脈沖寬度的工作步驟如下 : 向 CONTR 的 CLR 端送一個脈沖以便進行電路的工作狀態(tài)初始化. 將 GATE的 CNL端置高電平,表示開始脈沖寬度測量,這時 CNT2的輸入信號為 FSD. 在被測脈沖的上沿到來時，CONT

22、RL2的 PUL端輸出高電平,標準頻率信號進入 計數器 CNT2. 在被測脈沖的下沿到來時，CONTRL2 勺 PUL 端輸出低電平,計數器 CNT2 被關斷. 由單片機讀出計數器 CNT2 的結果,并通過上述測量原理公式計算出脈沖寬度. CONTRL 子模塊的主要特點是：電路的設計保證了只有 CONTRL 被初始化后才能 工作,否則PUL輸出始終為零.只有在先檢測到上沿后 PUL才為高電平,然后在檢 測到下沿時，PUL 輸出為低電平：ENDD 俞出高電平以便通知單片機測量計數已經結 束：如果先檢測到下沿,PUL 并無變化。在檢測到上沿并緊接一個下沿后,CONTRL2 不再發(fā)生變化直到下一個初

23、始化信號到來 占空比的測量方法是通過測量脈沖寬 度記錄 CNT2 的計數值 N1,然后將輸入信號反相,再測量脈沖寬度,沒得 CNT2 計數 值 N2 則可以計算出：占空比=N1/ (N1+N2 *100% 4.2.4 電路顯示模塊 系統(tǒng)硬件電路中， 單片機 MCU 與 FPGA 進行數據交換占用了 P0 口、 P1 口和 P3 口，因此數據顯示電路的設計采用靜態(tài)顯示的方式，顯示電路由 8 個共陽極 七段數碼管和 8片 1 位串入 8 位并出的 74LS164 芯片組成。 圖 4.4 顯示電路圖 這種顯示方式不僅占用單片機端口少，而且充分利用了單片機的資源，容易 掌握其編碼規(guī)律，簡化了軟件編程，

24、在實驗過程中，也體現(xiàn)出較高的可靠性。數 據顯示電路如圖 4.4 所示。 74LS164 是一種 8 位高速串入/并出的移位寄存器,隨著時鐘信號的高低變 化，串行數據通過一個 2 輸入與門同步的送入，使用獨立于時鐘的主控復位端讓 寄存器的輸出端變?yōu)榈碗娖剑⑶也捎眯ぬ鼗Q位電路以達到高速運行的目的。 并且還具有以下的特點：典型的 35MH 羽位頻率；異步主控復位；門控串 行輸入；同步數據傳輸；采用鉗位二極管限制高速的終端；靜電放電值大 于 3500V。 在本系統(tǒng)中，74LS164 的連接方式為：74LS164 的輸出 QLQ7 分別接 LED 數 碼管的 dp、g、f、e、d、c、b、a，并且

25、Q7 連接下一個 74LS164 的 A, B 端，時 鐘 CLK 連接單片機的 TXD 端，第一片芯片的 AB 端連接單片機的 RXD 端, 74LS164 芯片的主控復位端接咼電平 VCC 在這種狀態(tài)下，數碼管的編碼如下表所示。 4.2.5 數碼管的編碼表 顯示數碼 段 碼 顯示數碼 段 碼 0 OcOh 8 80h 1 0f9h 9 90h 2 0a4h A 88h 3 0b0h B 83h 4 99h C 0c6h 5 92h D 0a1h 6 82h E 86h 7 0f8h F 8eh 5 單片機控制與運算程序的設計 5.1 AT89C51RC 單片機簡介 AT89C5IRC 是在

26、 AT89C52 基礎上開發(fā)的新型高檔單片機。 它的主要特性是： 片內含有 32 KB 的 FIash 程序存儲器，擦寫周期為 1000 次。 片內數據存儲器內含 512 字節(jié)的 RAM； 具有可編程 32 線 I/O 口( PO, P1, P2 和 P3 口)； 具有 3 個可編程定時器 T0， T1 和 T2； 中斷系統(tǒng)是具有 8 個中斷源、 6 個中斷矢量、 2 級中斷優(yōu)先權的中斷結構； 具有一個全雙工 UART 串行口； 低功耗工作方式為空閑模式和掉電模式； 具有雙數據指針 DPTRO 和 DPTR1 具有 3 級程序鎖定位； 具有硬件看門狗定時器 WD；T AT89C51RC：作電源

27、為 4.0 5.5V (AT89LV51R 為 2.7 5.5V); AT89C51R 最高工作頻率為 33MHZ(AT89LV51R 為 12MHZ； 具有斷電標志 POF 與 AT89C52 相比，AT89C5IRC 具有如下特點： 程序存儲器由 8 KB 增加到 32 KB； 片內數據存儲器由 256 字節(jié)增加到 512 字節(jié)； 數據指針由 1 個增加到 2 個； 增加了看門狗定時器，CPU 在執(zhí)行程序過程中，由于瞬時的干擾使程序陷 入死循環(huán)環(huán)狀態(tài)，WDT(Watchdog Timer)是使 CPU 罷脫這種困境而自動恢復的 一種方法； 退出掉電方式由單純硬件復位方式增加到硬件復位和中斷

28、兩種方式； 新增加了斷電標志 POF 89C51RC 勺內部框圖 圖 5.1 89C51RC 的內部框圖 引腳排列及功能 AT89C51RC 有 3 種封裝形式：PDIP. PLCC 和 TQFP PDIP 封裝的引腳排 列如圖所示。 P3.0 RXD （串行輸入口） 圖 5.2 AT89C51RC 引腳圖 1 I/O口線 P0 口 一一 8 位、漏極開路的雙向 1 / 0 口。 當使用片外存儲器及外擴 I /0 口時，P0 口作為低字節(jié)地址/數據復 用線。在編程時，P0 口可用于接收指令代碼宇節(jié)；在程序校驗時， P0 口可輸出 指令字節(jié)（這時需要加外部上拉電阻）。 P0 口也可作通用 I/O

29、 口使用.但需加上拉電阻.變?yōu)闇孰p向口。當作 為普通輸入時，應將 輸出鎖存器置 1. P0 口可驅動 8 個 TTL 負載. P1 口 8 位、準雙向 I /0 口，具有內部上拉電阻。 P1 口是為用戶準備的 1 /0 雙向口。在編程和校驗時，可用做輸入低 8 位 地址。用做輸入時，應先將輸出鎖存器置 1. P1 口可驅動 4 個 TTL 負載。 P1.0 P1.1 替代功能 引腳 替代功能 說 明 P1.0 T2 定時器 2 的外部事件輸入端；可 編脈沖輸出端 P1.1 T2EX 定時器 2 的捕捉/重裝觸發(fā)器輸 入端定時器 2 的計數方向控制端 P2 口 8 位、準雙向 1 /0 口. 具

30、有內部上位電阻. 當使用片外存儲器或外擴1/0 口時.P2 口輸出高8位地址。 在編程 /校驗時.P2 口可接收高字節(jié)地址和某些控制信號。 P2 口也可作普通 I /0 口使用。用做輸入時，應先將輸出鎖存器置 1. P2 口可驅動 4 個 TTL 負載。 P3 口 8 位、準雙向 1 /0 口，具有內部上拉電阻。 P3 口可作為普通 1/0 口。用做輸入時，應先將輸出鎖存器置 1 .在 編程/校驗時.P3 口接收某些控制信號。它可驅動 4 個 TTL 負載。 P3 口還提供各種替代功能。 P3 口替代功能 P3.1 TXD（串行輸出口） P3.2 （外部中斷 0) P3.3 （外部中斷 1)

31、P3.4 T0 （記時器 0 外部輸入） P3.5 T1 （記時器 1 外部輸入） P3.6 （外部數據存儲器寫選通） P3.7 （外部數據存儲器讀選通） 2 控制信號線 RS 復位輸入信號，高電平有效。在振蕩器穩(wěn)定工作時，在 RST 腳施加 兩個機器周期（即 24 個晶振周期）以上的高電平，將器件復位。 / VPP - 外部程序存惜器訪問允許信號 EA （ External Access En able ）。 當信號接地時，對 ROM 的讀操作限定在外部程序存儲器，地址為 0000HH FFFFH 當接地時，對 ROM 勺讀操作從內部程序存儲器開始，并可延續(xù)至外部程 序存儲器。 在編程時，該

32、引腳可接編程電壓（AT89C51 的 VPP 為 5V 或 12V; AT89LV51 的VPP 為 12 V）。在編程校驗時，該引腳可接 VCC 片外程序存儲器讀選通信號用 PSEN（Program Store Enable），低電平 有效。 在片外程序存儲器取指期間，當有效時，程序存儲器的內容被送至 PO 口 （數據總線）；在訪問外部 RAM 時，無效。 AIE/ 低字節(jié)地址鎖存信號 AlE （Address latch Enable ）。 在系統(tǒng)擴展時，AlE 的下降沿將 P0 口輸出的低 8 位地址鎖存在外接的地址 鎖存器中，以實現(xiàn)低字節(jié)地址和數據的分時傳送。此外， ALE 端連續(xù)輸出

33、正脈 沖.頻率為晶振頻率的 1/6，可用做外部定時脈沖使用。但要注意，每次訪問 外 RAM寸要丟失一個 ALE 脈沖。在編程期間，該引腳輸入編程脈沖（）。 3.電原線 VCC 電源電壓輸入。 GND 接地。 4.外部晶振引線 XTAL 片內振蕩器反相放大器和時鐘發(fā)生線路的輸入端。使用片內振蕩 器時，連接外部石英晶體和微調電容。 XTAL2 片內振蕩器反相放大器的輸出端。當使用片內振蕩器時，夕卜 接石英晶體 和微調電容。 當使用外部振蕩器時，引腳 XTAL1 接收外振蕩器信號，XTAIL2 懸空。 AT89C5IRC 有兩種低功耗節(jié)電模式：空閑模式和掉電模式。 1 空閑模式 應用軟件使 PCON

34、 中的 IDL = I，系統(tǒng)便可進入空閑模式由于 PCON 不可位 尋址，進入空閑模式可采用如下指令： MOV A ， PCON SETB ACC ， 0 ；IDL=I MOV PCON ， A 系統(tǒng)進入空閑模式后，CPU 處于休眠狀態(tài)振蕩器和片內外圍單元（中斷 系統(tǒng)、定時器、I /O 口、串行口）仍然有效片內 RAMffi SFR 中的內容保留不 變。 退出空閑模式有兩種方法：任何一個有效的中斷和便件復位退出空閑模 式后， IDL 由片內硬件自動清 0。 2掉電模式 執(zhí)行一條指令，使 PD=1,系統(tǒng)便進入掉電模式。進入掉電模式后，振蕩 器停止工作掉電模式下片內 RAM 和 SPR 中的內容保

35、持不變. 退出掉電模式有兩種方法：硬件復位和允許的外部低電平中斷（ INT0 和 INT1）。硬件復位過程不改變片內 RAM 的內容，但要重新設量 SFR 的內容僅 當 VCC 恢復到正常操作值，且振蕩器達到穩(wěn)定后，復位有效. 復位退出掉電模式時，系統(tǒng)首先從斷點處恢復執(zhí)行程序，直到復位控制邏 輯有效。這個過程長達 2 個機器周期。 在復位有效之前， 片內有硬件控制電路 防止寫入片內 RAM即在復位過渡期間片內 RAM 內容受到保護，但并不保護 SFR 的內容。因此，在進入掉電模式指令（使 PD=I 的指令）的后面，不要緊隨寫入 1/0 端口或寫入片外 RAM 的指令。 主要單片機控制與運算程序

36、流程圖： 圖 5.3 測周期子程序流程圖 圖 5.4 主程序流程圖 圖 5.5 顯示子程序流程圖 圖 5.6 頻率，周期計數子程序流程圖 圖 5.7 測頻率子程序流程圖 5.2 軟件調試系統(tǒng) 支持 CPLD 和 FPGA 設計的軟件有很多種，這里我使用由 ALTERA 公司開發(fā)的 MAX+PLUSII 工具軟件，該軟件方便易用，功能全面，能滿足用戶各種各樣的設 計需要，概括起來 MAX+PLUSI 開發(fā)系統(tǒng)具有如下幾個特點。 1結構無關 MAX+PLUSII 支持 ALTERA 公司的 CLASSIC ACEX1K MAX3000 MAX5000 MAX7000 MAX9000 FLEX600

37、0 FLEX8000 和 FLEX10K 等系列可編程邏輯器件， 門數為 600250 000 門，提供了業(yè)界真正與結構無關的可編程邏輯設計環(huán)境。 MAX+PLUSI I 的編譯器還提供了強大的邏輯綜合與優(yōu)化功能以減輕用戶的設計負 擔。 2集成化的界面 MAX+PLUSII 提供了設計輸入，設計處理和仿真校驗等全集成化的開發(fā)工 具，可以加快動態(tài)調試，縮短開發(fā)周期。 3模塊組合式設計工具 設計者可從各種設計輸入，設計處理和設計校驗選項中進行選擇，從而使 設計環(huán)境用戶化。需要時，還可以保留初始的工具，并增添新的性能。由于 MAX+PLUSI 支持各種器件系列，設計者用此工具即可支持新結構。 4 支

38、持多種 HDL 語言 MAX+PLUSII 支持多種流行的 HDL 描述語言，包括 VHDL VERILOG HDI 和 AHDL。 5良好的開放性和數據互換性 MAX+PLUSII 可與其他工業(yè)標準的設計輸入，綜合與校驗工具連接。它與 EDA 工具的接口符合 EDIF200 和 209 標準，并提供了參數化的模塊庫（LPM 。 設計者可以使用 ALTERA 或其他標準的 EDA 設計輸入工具去建立邏輯設計，使用 MAX+PLUSII COMPLIE 對設計進行編譯和綜合，然后進行仿真，也可使用其他 EDA 工具來仿真。 6.基于 MAX+PLUSI 的設計 使用 MAX+PLUSI 軟件進行

39、設計和開發(fā)，主要包括以下幾個步驟： 設計輸入：可 以采用原理圖輸入，HDL 語言描述，EDIF 網表輸入及波形輸入等 幾種方式。 編譯：先根據設計要求設定編譯參數和編譯策略，如器件的選擇，邏輯綜合方 式的選擇等；然后根據設定的參數和策略對設計工程進行網表提取，邏輯綜合 和器件適配，并產生報告文件，延時信息文件及編程文件，供分析，仿真和編 程使用。 1. 仿真：仿真包括功能仿真，時序仿真和定時分析，可以利用軟件的仿真 功能來驗證設計工程的邏輯功能是否正確。 2. 編程與驗證：用經過仿真確認后的編程文件通過編程電纜配置 PLD 加入 實際激勵，檢查是否完成預定功能。 在設計過程中，如果出現(xiàn)錯誤，則

40、需要重新回到設計輸入階段，改正錯誤或調 整電路后重復上述過程。 5.3 系統(tǒng)的硬件驗證 單元電路的調試 FPGA/CPLD 測頻專用電路的調試： 使用 MAX+plus II 10.0， 計算機， GW48-CK ED 實驗開發(fā)系統(tǒng)等軟件和設備，對 FPGA/CPL 測控電路進行 VHDLg 序的調試，有關仿真以及編程下載，硬件測試等。 統(tǒng)的聯(lián)合調試 在各個單元電路調試好后即可進行系統(tǒng)聯(lián)調。 統(tǒng)的硬件驗證 系統(tǒng)聯(lián)合調試成功后， 可將單片機程序通過編程器固化到單片機中并插入 EDA 實驗開發(fā)系統(tǒng)中的單片機插座上，將 VHDL 設計經過綜合適配后的網表對 CPLD/FPGA1 行編程下載，輸入相關

41、的信號，并進行有關性能指標的測試，直 到滿足系統(tǒng)的設計要求為止。 本設計的具體硬件驗證說明如下： 本系統(tǒng)的顯示電路共設置了 8 個數碼管，前 7 個為數字顯示，另一個是測 量狀態(tài)顯示。 (1) 當顯示為 P. 時，是復位狀態(tài)，此時數碼管全熄 點，則第二個小數點表示 MHz。 當顯示為 P 時，是周期測量狀態(tài)，單位卩 so 當顯示為 A 時，是脈寬測量狀態(tài)，單位卩 so 當顯示為 B 時，是占空比測量狀態(tài)，單位 % 5.4 設計技巧分析 (1) 在系統(tǒng)總體設計方面，充分利用單片機和 測控的主體分配給 FPGA/CPL，D 既可滿足頻測對速度方面的要求和多 I/O 口的 要求，同時利用單片機具有良

42、好的人機接口和控制運算的功能，可以較簡單地 實現(xiàn)鍵盤和顯示控制以及數據處理運算。 (2) 在頻率測量方面，由于采用了等精度測頻法，使該系統(tǒng)具有以下特 點：相對測量誤差與被測頻率的高低無關；增大 Tpr 或 fs 可以增大 Ns, 減少測量誤差， 提高測量精度； 測量精度與預置門寬度和標準頻率有關， 與 被測信號的頻率無關，預置門和常規(guī)測頻閘門時間相同而被測信號頻率不同的 情況下， 等精度測量法的測量精度不變。 (3) 在顯示方面，首先采用串行動態(tài)顯示，節(jié)約了 I/O 口，簡化了驅動電 路的設計。 5.5 系統(tǒng)擴展思路 (1) 設計并制作系統(tǒng)工作的外圍電路：系統(tǒng)用方波信號源、直流工作電 源。(2

43、)系統(tǒng)聯(lián)合調試成功后，可將單片機程序通過編程器固化到單片機中， 將 VHDL 設計經過綜合適配后的網表對 CPLD/FPGAS 行編程下載，將整個系統(tǒng)的 外圍電路設計制作印刷電路板。 6 FPGA 簡介 FPGA 簡介 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣 列，它是在 PAL GAL EPLD 等可編程器件的基礎上進一步發(fā)展的產物。它是作 為專用集成電路(ASIC)領域中的一種半定制電路而出現(xiàn)的，既解決了定制電 路的不足，又克服了原有可編程器件門電路數有限的缺點。 (2) 當顯示為 F 時，是頻率測量狀態(tài)，單位 Hz,如果前面出

44、現(xiàn)兩個小數 FPGA/CPLD 各自的優(yōu)勢， 將 FPGA 采用了邏輯單元陣列 LCA( Logic Cell Array )這樣一個新概念，內 部包括可配置邏輯模塊 CLB(Configurable Logic Block )、輸出輸入模塊 IOB (Input Output Block )和內部連線(Interconnect )三個部分。FPGA 的基本 特點主要有： 1) 采用 FPGA 設計 ASIC 電路，用戶不需要投片生產，就能得到合用的芯片。 2) FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 3) FPGA 內部有豐富的觸發(fā)器和 I /0 引腳。 4) FPGA

45、 是 ASIC 電路中設計周期最短、開發(fā)費用最低、風險最小的器件之 一。 5) FPGA 采用高速 CHMO 工藝，功耗低，可以與 CMOBTTL 電平兼容。 可以說，F(xiàn)PGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可 *性的最佳選擇之 一。 目前 FPGA 的品種很多，有 XILINX 的 XC 系列、TI 公司的 TPC 系列、 ALTERA公司的 FIEX 系列等。 FPGA 是由存放在片內 RAM 中的程序來設置其工作狀態(tài)的，因此，工作時需要 對片內的 RAM 進行編程。用戶可以根據不同的配置模式，采用不同的編程方 式。 加電時， FPGA 芯片將 EPROM 中數據讀入片內編程 RAM 中

46、， 配置完成后， FPGA進入工作狀態(tài)。掉電后，F(xiàn)PGA 恢復成白片，內部邏輯關系消失，因此， FPGA 能夠反復使用。FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROMPROM 編程器即可。 當需要修改 FPGA 功能時， 只需換一片 EPROM 卩可。 這樣，同一片 FPGA 不同的編程數據，可以產生不同的電路功能。因此， FPGA 的使用非常靈活。 FPGA 有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM 的方式；主 從模式可以支持一片 PROMS程多片 FPGA 串行模式可以采用串行 PROMS程 FPGA 外設模式可以將 FPGA 乍為微處理器的外

47、設，由微處理器對其編程。 FPGA-現(xiàn)場可編程門陣列技術是二十年前出現(xiàn)，而在近幾年快速發(fā)展的可 編程邏輯器件技術。這種基于 EDA 技術的芯片正在成為電子系統(tǒng)設計的主流。 大規(guī)模可編程邏輯器件 FPGA 是當今應用最廣泛的可編程專用集成電路 (ASIC)。設計人員利用它可以在辦公室或實驗室里設計出所需的專用集成電 路，從而大大縮短了產品上市時間，降低了開發(fā)成本。此外， FPGA 還具有靜態(tài) 可重復編程和動態(tài)在系統(tǒng)重構的特性，使得硬件的功能可以像軟件一樣通過編 程來修改。因此，F(xiàn)PGA 技術的應用前景非常廣闊。 PLD 是可編程邏輯器件(Programable Logic Device )的簡稱

48、，F(xiàn)PGA 是現(xiàn) 場可編程門陣列(Field Programable Gate Array) 的簡稱，兩者的功能基本相 同，只是實現(xiàn)原理略有不同，所以我們有時可以忽略這兩者的區(qū)別，統(tǒng)稱為可 編程邏輯器件或 PLD/FPGA PLD 是電子設計領域中最具活力和發(fā)展前途的一項 技術，它的影響絲毫不亞于 70 年代單片機的發(fā)明和使用。PLD 能做什么呢？可 以毫不夸張的講，PLD能完成任何數字器件的功能，上至高性能 CPU 下至簡單 的 74 電路，都可以用 PLD 來實現(xiàn)。PLD 如同一張白紙或是一堆積木，工程師可 以通過傳統(tǒng)的原理圖輸入法，或是硬件描述語言自由的設計一個數字系統(tǒng)。通 過軟件仿真，

49、我們可以事先驗證設計的正確性。在 PCB 完成以后，還可以利用 PLD 的在線修改能力，隨時修改設計而不必改動硬件電路。使用 PLD 來開發(fā)數 字電路，可以大大縮短設計時間，減少 PCB 面積，提高系統(tǒng)可靠性。PLD 的這 些優(yōu)點使得 PLD 技術在 90 年代以后得到飛速的發(fā)展，同時也大大推動了 EDA 軟 件和硬件描述語言(HDL)的進步。 結論 通過對等精度數字頻率計的學習和掌握，對本專業(yè)的知識有了更好的認 識。運用單片機 AT89C51 和 FPGA 勺結合，制作完成了頻率計。在實驗過程中， 自制了顯示電路和按鍵等，力求精度更高，我們進行了多組數據的分析和總 結，最終得到了相對滿意的效果。但由于在編寫程序的過程中，對數據的設置 處理精度不高，最后顯示得結果沒有小數位的顯示， 而對于低頻的顯示結果誤 差就相對較大。 如果能有更準確地顯示結果，本設計效果更佳。 在