1、摘 要 利用FPGA芯片及D/A轉換器，采用直接數字頻率合成技術，設計實現了一個頻率、相位可控的正弦信號發生器，同時闡述了直接數字頻率合成（DDS）技術的工作原理、電路結構，及設計的思想和實現方法。經過設計和電路測試，輸出波形達到了技術要求，控制靈活、性能較好，也證明了基于FPGA的DDS設計的可靠性和可行性。直接數字頻率合成（DDS）技術采用數字合成的方法，所產生的信號具有頻率分辨率高、頻率切換速度快、頻率切換時相位連續、輸出相位噪聲低和可以產生任意波形等諸多優點。在理論上對DDS的原理及其輸出信號的性能進行了分析，完成了基于DDS的數字移相信號發生器的設計，采用VHDL語言，成功地編寫出了

2、設計程序，并且在Quartus 2軟件環境中，對編寫的VHDL程序進行了仿真，得到了很好的效果。 在本文中，我們設計了一個頻率相移測量儀。主要分為如下幾個部分：u 波形數據ROM模塊u 32位加法器模塊u 10位加法器模塊u 32位鎖存器模塊u 10位鎖存器模塊關鍵詞：直接數字頻率合成（DDS），現場可編程門陣列（FPGA），正弦波信號發生器目 錄一. 任務解析3二. 系統方案論證3 2.1總體方案與比較論證.3 2.2系統原理與結構.4 2.2.1主要芯片選型與開發環境.4 2.2.2DDS技術和原理.7 ADDS原理.7 B相位累加器.8 C波形ROM示意圖如圖.9 D系統結構.10 E系

3、統功能分析.10 F系統結構模塊.11 三. 系統頂層文件.11 四.仿真.13 五.系統的模塊與程序實現.13 5.1 源程序13 5.2 32位加法器模塊.15 5.3 32位鎖存器模塊.15 5.4 10位加法器模塊.16 5.5 10位鎖存器.17 5.6 波形數據RO.17 5.7 生成正弦數據的程序和文件.20 5.8 生成的正弦波文件mdata.mif表格.21 六.設計總結.22 七.參考文獻.23一任務解析1.1任務目的掌握數字移相信號發生器的工作原理和設計方法；掌握DDS技術的工作原理；掌握GW48_SOPC實驗箱的使用方法；了解基于FPGA的電子系統的設計方法。1.2任務

4、技術要求基于DDS技術利用VHDL設計并制作一個數字式移相信號發生器。a頻率范圍：1Hz4kHz，頻率步進為1Hz，輸出頻率可預置。 bA、B兩路正弦信號輸出，10位輸出數據寬度c相位差范圍為0359°，步進為1.4°，相位差值可預置。 d數字顯示預置的頻率（10進制）、相位差值。1.3任務發揮a修改設計，增加幅度控制電路（如可以用一乘法器控制輸出幅度）。b輸出幅度峰峰值0.13.0V，步距0.1Vc其它。二系統方案論證2.1 總體方案與比較論證 方案一：采用傳統的模擬移相：阻容移相。原理如圖所示：在現有的觸發電路中，阻容移相橋電路可靠簡單，但移相范圍窄（<150度）

5、，脈沖前沿不陡。有很多不足之處，如：移相輸出比性易受輸入波形的影響，移相角度海域負載的大小和性質有關，移相精度不高，分辨率較低，而且，傳統的模擬移相不能實現任意波形的移相，這主要是因為傳統的模擬移相由移相電路的幅相特性所決定，對于方波、三角波、鋸齒波等非正弦波信號各次諧波的相移、幅值衰減不一致，從而導致輸出波形發生畸變。 此方案移相性能不理想。方案二：直接數字頻率合成DDS，原理框圖如所示：在電子、通信等領域，高精度、高分辨率、寬頻率范圍的信號源有著廣泛的應用，一般的信號源設計都采用頻率合成技術，傳統桑采用鎖相環（PLL）電路進行設計，隨著直接數字頻率合成技術的發展，很多芯片公司都開發出了自己

6、的DDS專用集成芯片，同D/A轉換器和低通濾波器一起便可以組成任意波形信號的發生器。近年來現場可編程門陣列（FPGA）技術得到了迅速的發展和廣泛的應用，其資源容量、工作頻率以及集成度都得到了極大的提高，使得FPGA實現某些專用數字集成電路得到了大家的關注，而基于FPGA實現的數字頻率合成器則更具其優點，有著靈活的借接口和控制方式、較短的轉換時間、較寬的帶寬、以及相位連續變化和頻率分辨率較高等優點，其也為設計者在此基礎上實現電路集成提供了另一種方法。比較以上二種方案的優缺點，方案二更靈活、分辨率高，能夠實現相位0到359度的變化，能完全達到設計要求，故采用第二種方案。2.2系統原理與結構2.2.

7、1主要芯片選型及開發環境超高速A/D、D/A板GW_ADDA說明GW_ADDA板含兩片10位超高速DAC（轉換速率最高150MHz）和一片8位ADC（轉換速率最高50MHz），另2片3dB帶寬大于260MHz的高速運放組成變換電路。GW_ADDA板上所有的A/D和D/A全部處于使能狀態，除了數據線外，任一器件的控制信號線只有時鐘線，這有利于高速控制和直接利用MATLAB/DSP Builder工具的設計。GW_ADDA板上工作時鐘必須由FPGA的I/O口提供，且DAC和ADC的工作時鐘是分開的。無法直接利用MATLAB和DSP Builder進行自動流程的設計，優點是時鐘頻率容易變化，且可通過

8、Cyclone中的PLL的到幾乎任何時鐘頻率。由此即可測試ADC和DAC的最高轉換頻率。兩個電位器可分別調協兩個D/A輸出的幅度（輸出幅度峰峰值不可大于5V，否則波形失真）；模擬信號從接插口的2針“AIN”輸入，J1和J2分別是模擬信號輸出的PA、PB口，也可在兩掛鉤處輸出，分別是兩個10位DA5651輸出口。注意，使用A/D，D/A板必須打開GW48-PK2主系統板上的+/-12V電源，用后關閉！附圖 SOPC GWAC6/12 板AD_DA 板接口原理圖 FPGA是除CPLD外的另一大類大規模可編程邏輯器件，FPGA采用了另一種可編程邏輯的形成方法，即可編成的查表結構，就是SRAM（靜態隨

9、機存儲）來構成邏輯函數發生器。一個N輸入查找表（LUT）可以實現N個輸入變量的任何邏輯功能。圖：FPGA查找表單元圖：FPGA查表單元內部結構 VHDL是大多數EDA工具都采用的硬件描述語言。其主要優點有：功能強大，描述能力強；可移植性好；研制周期短，成本低；可延長設計的生命周期；具有向ASIC移植的能力。 Quartus 2 提供了完整的多臺設計環境，能夠滿足各種特定的設計要求。Quartus 2與Matlab和DSP Builder結合，可以基于FPGA的DSP開發，是DSP硬件系統實現的關鍵EDA工具。同時，Quartus 2 具備仿真功能，也支持第三方的仿真工具。2.2.2DDS技術和

10、原理ADDS原理 B相位累加器C波形ROM示意圖如圖D系統結構圖：基于DDS的數字相移信號發生器電路模型圖E系統功能分析F系統結構模塊三.系統頂層結構設計 頂層文件設計采用自上而下的設計方法，利用Quartus 2 的原理圖輸入法進行頂層設計的輸入。四.仿真五.系統的模塊與程序實現5.1 源程序5.2 32位加法器模塊LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY adder32 IS PORT ( A : IN STD_LOGIC_VECTOR(31 DOWNTO 0); B :

11、IN STD_LOGIC_VECTOR(31 DOWNTO 0); S : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) );END adder32;ARCHITECTURE behav OF adder32 IS BEGINS <= A + B;END behav;5.3 32位鎖存器模塊LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY dff32 IS PORT ( Load : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT : OUT STD_

12、LOGIC_VECTOR(31 DOWNTO 0) );END dff32;ARCHITECTURE behav OF dff32 ISBEGIN PROCESS(Load, DIN) BEGIN IF Load'EVENT AND Load = '1' THEN - 時鐘到來時，鎖存輸入數據 DOUT <= DIN; END IF; END PROCESS;END behav;5.4 10位加法器模塊 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY a

13、dder10 IS PORT ( A : IN STD_LOGIC_VECTOR(9 DOWNTO 0); B : IN STD_LOGIC_VECTOR(9 DOWNTO 0); S : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) );END adder10;ARCHITECTURE behav OF adder10 IS BEGINS <= A + B;END behav;5.5 10位鎖存器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY dff10 IS PORT ( Load : IN STD_LOGIC; D

14、IN : IN STD_LOGIC_VECTOR(9 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) );END dff10;ARCHITECTURE behav OF dff10 ISBEGIN PROCESS(Load, DIN) BEGIN IF Load'EVENT AND Load = '1' THEN - 時鐘到來時，鎖存輸入數據 DOUT <= DIN; END IF; END PROCESS;END behav; 5.6 波形數據ROMLIBRARY ieee;USE ieee.std_logi

15、c_1164.all;LIBRARY altera_mf;USE altera_mf.all;ENTITY sin_rom ISPORT(address: IN STD_LOGIC_VECTOR (9 DOWNTO 0);inclock: IN STD_LOGIC ;q: OUT STD_LOGIC_VECTOR (9 DOWNTO 0);END sin_rom;ARCHITECTURE SYN OF sin_rom ISSIGNAL sub_wire0: STD_LOGIC_VECTOR (9 DOWNTO 0);COMPONENT altsyncramGENERIC (address_ac

16、lr_a: STRING;init_file: STRING;intended_device_family: STRING;lpm_hint: STRING;lpm_type: STRING;numwords_a: NATURAL;operation_mode: STRING;outdata_aclr_a: STRING;outdata_reg_a: STRING;widthad_a: NATURAL;width_a: NATURAL;width_byteena_a: NATURAL);PORT (clock0: IN STD_LOGIC ;address_a: IN STD_LOGIC_VE

17、CTOR (9 DOWNTO 0);q_a: OUT STD_LOGIC_VECTOR (9 DOWNTO 0);END COMPONENT;BEGINq <= sub_wire0(9 DOWNTO 0);altsyncram_component : altsyncramGENERIC MAP (address_aclr_a => "NONE",init_file => "sin.mif",intended_device_family => "Cyclone",lpm_hint => "ENAB

18、LE_RUNTIME_MOD=NO",lpm_type => "altsyncram",numwords_a => 1024,operation_mode => "ROM",outdata_aclr_a => "NONE",outdata_reg_a => "UNREGISTERED",widthad_a => 10,width_a => 10,width_byteena_a => 1)PORT MAP (clock0 => inclock,address_a => address,q_a => sub_wire0);END SYN;5.7 生成正弦數據的程序和文件5.8 生成的正弦波文件mdata.mif，可以用QUARTUS 打開六.設計總結本次基于DDS的數字相移信號發生器，其主要功能在于相位差的實現，并在此基礎上完成指定信號的合成輸出。本設計未采用專用DDS芯片，而是通過VHDL語言編程來實現移相信號發生器的主要功能，完全自行開發，可以根據實際設計的要求來增刪DDS的各項功能，具有靈活、方便等特點，同時通過設計，可以加強運用FPGA設計數字系統的能力，熟練Quartus 2 軟件的使用，提高VHDL語言的編程能力。我在