1、1 12021/8/141第19章 寄存器和計數器19.1 寄存器寄存器19.2同步計數器同步計數器19.3異步計數器異步計數器19.4任意進制計數器的構成方法任意進制計數器的構成方法2 22021/8/142 19.1 寄寄 存存 器器19.1.1 數碼寄存器數碼寄存器 數碼寄存器是用于存放二進制代碼的電路。圖19.1所示是利用觸發器的記憶功能構成的寄存器，它是由四個D觸發器(F0F3)組成的，有D0D3四個數據輸入端，Q0Q3四個輸出端。CP為脈沖輸入端，RD為各觸發器的清零端，低電平有效。3 32021/8/143圖 19.1 四位數碼寄存器4 42021/8/144寄存器的工作原理如下

2、：當RD=0時，觸發器F0F3同時被置0；寄存器工作時，RD=1。要存放二進制代碼時，將數據放到數據輸入端D0D3處，在CP脈沖的作用下，輸入到F0F3四個D觸發器中，寄存器的輸出端為Q3Q2Q1Q0= D3D2D1D0。在CP=0，RD=1時，寄存器中存放的數據保持不變，即F0F3的狀態保持不變。從圖19.1中不難看出，這種寄存器在接收數據時，各位數據是同時輸入的，輸出數據也是同時進行的，故稱為并行輸入輸出數碼寄存器，其常用型號有74LS175和CC4076。5 52021/8/14519.1.2 移位寄存器移位寄存器移位寄存器不僅能儲存代碼，而且還具有移位功能。移位功能是指存儲在寄存器里的

3、二進制代碼能在時鐘脈沖的作用下依次左移或右移一位。移位存儲器可用來實現數據的串并行轉換等。移位寄存器的輸入、輸出分串行和并行兩種。串行輸入方式是指在CP脈沖的作用下，將數據從寄存器的最低位逐位輸入到各寄存器中；并行輸入方式是指在CP脈沖的作用下，各位數據同時輸入到各寄存器中。串行輸出方式是指在CP脈沖的作用下，數據從寄存器的最高位逐位輸出；并行輸出方式是指在CP脈沖的作用下，寄存器中各觸發器同時對外輸出數據。移位寄存器又分單向移位寄存器和雙向移位寄存器。6 62021/8/1461. 單向移位寄存器單向移位寄存器圖19.2所示是用四個D觸發器組成的四位右移寄存器，其中F3是最高位數碼觸發器，F

4、0是最低位數碼觸發器，四個觸發器共用同一個時鐘脈沖CP信號，因此稱為同步時序電路。F0的D0端采用串行輸入方式，每當CP脈沖沿到來時，輸入的數碼就被移入到F0觸發器，而每個觸發器的狀態在CP脈沖的作用下，也同時移入下一位觸發器，最高位觸發器的狀態從串行輸出端移出寄存器。如果將一組四位數碼逐位移到寄存器中，經過四個CP脈沖后，將在F3F2F1F0四個輸出端(Q3Q2Q1Q0)并行輸出四位數碼，即將串行數據輸入轉換成并行數據輸出。7 72021/8/147圖 19.2 四位右移寄存器8 82021/8/148【例【例19.1】 有一組串行數據1011，依次送入四位右移寄存器，試畫出四位右移寄存器的

5、電路、狀態表和工作波形圖。解解 根據題意畫出如圖19.3所示的電路圖和波形圖，狀態表如表19.1所示(輸入數據為1011)。同理，用D觸發器也可以組成左移寄存器，這里不再敘述。9 92021/88/1410圖 19.3 例19.1圖(a) 四位右移寄存器電路圖；(b) 波形圖11112021/8/14112. 雙向移位寄存器雙向移位寄存器 由單向移位寄存器的工作原理可知，雙向移位寄存器是在單向移位寄存器的基礎上增加左移或右移功能來實現的，另外加上一些控制電路和控制信號即可構成雙向移位寄存器。圖19.4所示為集成四位雙向移位寄存器74LS194的引腳圖，其功能表如表19

6、.2所示。12122021/8/1412圖 19.4 四位雙向移位寄存器74LS194引腳圖13132021/8/141314142021/8/141419.2 同同 步步 計計 數數 器器19.2.1 同步二進制計數器同步二進制計數器1. 同步二進制加法計數器同步二進制加法計數器根據二進制加法運算的規則，在一個多位二進制數的末位加1時，若其中的第i位以下的各位皆為1，則第i位應改變狀態(由0變1或由1變0)；而最低位在每次加1時其狀態都要改變。利用這一特點，可使用JK觸發器組成一個四位同步二進制加法計數器，如圖19.5所示。從圖中可看出，各觸發器受同一CP脈沖控制，其觸發器的翻轉與CP脈沖的

7、下降沿同步。15152021/8/1415圖 19.5 四位同步二進制加法計數器邏輯圖16162021/8/1416對圖19.5的時序電路分析如下。輸出方程:C=Q3Q2Q1Q0 驅動方程:J0=K0=1 J1=K1=Qn0J2=K2=Qn1Qn0J3=K3=Qn2Qn1Qn0將驅動方程代入觸發器的特性方程，得到17172021/8/1417nnnnnnnnnnnnnnnnnnnnnnnnnnnnnKKK012301233333130120122222121011111100010QQQQQQQQQQJQQQQQQQQQJQQQQQJQQQKQJQ根據狀態方程可作出電路的狀態轉換表，如表19.

8、3所示。18182021/8/141819192021/8/1419根據狀態轉換表，可畫出狀態轉換圖和各觸發器輸出端的波形圖，如圖19.6和圖19.7所示。圖 19.6 四位同步二進制加法計數器狀態轉換圖20202021/8/1420圖 19.7 四位同步二進制加法計數器波形圖21212021/8/14212. 同步二進制減法計數器同步二進制減法計數器根據二進制減法計數器的運算規則可知，從多位二進制數減1時，要求每輸入一個計數脈沖，最低位觸發器要翻轉一次，而其它觸發器只能在其低位觸發器均為0時，在計數脈沖CP的作用下才翻轉。用JK觸發器構成的四位同步二進制減法計數器邏輯圖如圖19.8所示。根據

9、圖19.8所示的邏輯電路可寫出驅動方程:nnnnnnnnnn012301233102201100QQQQCQQQKJQQKJQKJ1KJ輸出方程: 22222021/8/1422圖 19.8 四位同步二進制減法計數器邏輯圖23232021/8/1423將驅動方程代入JK觸發器的特性方程式中，得到電路的狀態方程：nnnnnnnnnnnnnnnnnnnnnnnnnnnnnnn0123012333331301201222221201011111110001010QQQQQQQQQKQJQQQQQQQQKQJQQQQQQKQJQQQKQJQ根據狀態方程，可作出狀態轉換表如表19.4所示，其中C為進位。

10、24242021/8/142425252021/8/1425根據狀態轉換表，可畫出狀態轉換圖(見圖19.9)和各觸發器輸出端的波形圖(見圖19.10)。 圖 19.9 四位同步二進制減法計數器狀態轉換圖26262021/8/1426圖 19.10 四位同步二進制減法計數器各觸發器輸出端的波形27272021/8/142719.2.2 同步十進制計數器同步十進制計數器一般把二十進制編碼的計數器稱為十進制計數器，它用四位二進制代碼表示一位十進制數。十進制計數器是在四位同步二進制計數器的基礎上改進而成的：四位二進制計數器的狀態從0000狀態開始到1001狀態，第10個計數脈沖到來時，電路的狀態從10

11、01返回到0000狀態，其余6個狀態(1010，1011，1100，1101，1110，1111)可通過電路設置被跳過，同時計數器輸出一個進位信號(C=1)。28282021/8/14281. 同步十進制加法計數器同步十進制加法計數器圖19.11所示為由四個JK觸發器和門電路構成的同步十進制加法計數器。根據圖19.11所示的邏輯關系， 可寫出電路的驅動方程：nnnnnnnnnnn0303012330122031100QQCQQQQQKJQQKJQQKJ1KJ輸出方程：29292021/8/1429圖 19.11 同步十進制加法計數器邏輯圖30302021/8/1430將上面的式子代入JK觸發器

12、的特性方程可得到：nnnnnnnnnnnnnnnnnnnnnnnnnnnnn330012303012130120121210312311010Q)QQQQ(QQ)QQQQ(QQQQQQQQQQQQQQQQQQ由上面的的狀態轉換方程可列出狀態轉換表見表19.5。31312021/8/143132322021/8/1432狀態轉換圖如圖19.12所示。圖 19.12 同步十進制加法計數器狀態轉換圖33332021/8/1433根據圖19.12可畫出各觸發器輸出端的波形圖，如圖19.13所示。圖 19.13 同步十進制加法計數器各觸發器輸出端波形圖34342021/8/14342. 同步十進制減法計

13、數器同步十進制減法計數器圖19.14所示為同步十進制減法計數器的邏輯圖，它基本上是從同步二進制減法計數器電路演變而來，其工作原理請讀者自行分析。圖 19.14 同步十進制減法計數器邏輯圖35352021/8/1435 19.3 異異 步步 計計 數數 器器19.3.1 異步二進制計數器異步二進制計數器1. 異步二進制加法計數器異步二進制加法計數器圖19.15所示是由JK觸發器組成的四位異步二進制加法計數器的邏輯圖。圖 19.15 四位異步二進制加法計數器邏輯圖36362021/8/1436根據圖19.15所示的邏輯圖，可分別寫出時鐘方程、驅動方程和狀態方程。時鐘方程：CP0=CP，CP1=Qn

14、0，CP2=Qn1， CP3=Qn2驅動方程：J0=K0=1，J1=K1=1，J2=K2=1，J3=K3=1狀態方程：nnnnnnnnnnnnnnnn3333313222221211111110000010QQKQJQQQKQJQQQKQJQQQKQJQ37372021/8/1437狀態轉換圖如圖19.16所示。由狀態轉換圖可畫出各觸發器輸出端的狀態轉換波形圖，如圖19.17所示。圖 19.16 四位異步二進制加法計數器狀態轉換圖38382021/8/1438圖 19.17 四位異步二進制加法計數器狀態轉換波形圖39392021/8/14392. 異步二進制減法計數器異步二進制減法計數器圖19

15、.18所示為由JK觸發器組成的四位異步二進制減法計數器的邏輯圖。圖 19.18 四位異步二進制減法計數器邏輯圖40402021/8/1440根據圖19.18所示的邏輯圖，可分別寫出時鐘方程、驅動方程和狀態方程。時鐘方程：CP0=CP，CP1=Qn0，CP2=Qn1， CP3=Qn2 驅動方程：J0=K0=1，J1=K1=1，J2=K2=1，J3=K3=1nnnnnnnnnnnnnnnn3333313222221211111110000010QQKQJQQQKQJQQQKQJQQQKQJQ41412021/8/1441狀態轉換如圖19.19所示。由狀態轉換圖可畫出各觸發器的輸入端和輸出端波形圖，

16、如圖19.20所示。圖 19.19 四位異步二進制減法計數器狀態轉換圖42422021/8/1442圖 19.20 四位異步二進制減法計數器輸入輸出波形圖43432021/8/144319.3.2 異步十進制加法計數器異步十進制加法計數器圖19.21所示是一個異步十進制加法計數器的邏輯電路， 它是在四位二進制加法計數器的基礎上經修改而得到， 能保存00001001共10個狀態，而跳過10101111共6個狀態，從而實現十進制計數。圖 19.21 異步十進制加法計數器邏輯電路44442021/8/1444由圖19.21所示的邏輯圖，可分別寫出時鐘方程、驅動方程和輸出方程。時鐘方程：CP0=CP，

17、CP1=Qn0，CP2=Qn1，CP3=Qn0=CP1驅動方程：J0=K0=1 J1=Qn3，K1=1J2=K2=1 J3=Qn2Qn1，K3=1 輸出方程： C=Qn3Qn045452021/8/1445狀態方程: nnnnnnnnnnnnn1231321203110000010QQQQQQQQQQQKQJQ狀態轉換圖如圖19.22所示。由圖19.22可畫出各觸發器輸入端和輸出端波形圖，如圖19.23所示。46462021/8/1446圖 19.23 異步十進制加法計數器各觸發器輸入輸出波形圖47472021/8/144719.4 任意進制計數器的構成方法任意進制計數器的構成方法19.4.1

18、 中規模集成電路計數器中規模集成電路計數器1. 四位同步二進制加法計數器四位同步二進制加法計數器圖19.24所示為集成四位同步二進制加法計數器74LS161 的芯片引腳圖。它具有二進制加法器功能，還具有異步置0端(RD)、預置數控制端(LD)和保持功能。圖中的D0、D1、D2 和D3為并行數據輸入端，Q3、Q2、Q1和Q0為輸出端，CO為進位輸出端，CTP 和 CTT為計數控制端。48482021/8/1448圖19.24 74LS161芯片引腳圖49492021/8/1449各端子的功能如下：RD為異步置0端，當RD=0時，無論有無脈沖CP和其他信號，計數器輸出端為0，即Q3Q2Q1Q0=0

19、000。LD為同步并行預置數控制端，當LD=0，RD=1時，在輸入時鐘脈沖CP的作用下，并行數據輸入到計數器中，Q3Q2Q1Q0= D0D1D2D3。當LD=1，RD=1，CTP=CTT=1時，在時鐘脈沖的作用下計數器進行二進制加法計數。CTP 和 CTT為計數控制端，當CTP=0，CTT=時，計數器處于保持狀態；當CTP=，CTT=0時，計數器處于保持狀態，同時使進位輸出CO=0。74LS161的功能如表19.6所示(“”表示上升沿)。50502021/8/145051512021/8/14512. 同步二進制可逆計數器同步二進制可逆計數器圖19.25所示為四位同步二進制可逆計數器74LS1

20、91的芯片引腳圖，其邏輯功能表如表19.7 所示(“”表示上升沿)。功能表說明如下:M為加、減計數控制端，M=0為加法計數，M=1為減法計數；S為工作控制端，S=0 時，74LS191可以工作，反之不能； LD為預置數據控制端，當LD=0時，將輸入數據由 D0D3端并行輸入到計數器，使輸出端Q3Q2Q1Q0= D0D1D2D3。52522021/8/1452圖 19.25 74LS191芯片引腳圖53532021/8/145354542021/8/14543. 同步十進制計數器同步十進制計數器1) 同步十進制加法計數器圖19.26所示為集成十進制同步加法計數器74LS160的芯片引腳圖，其邏輯

21、功能表如表19.8所示(“”表示上升沿)。圖 19.26 74LS160芯片引腳圖55552021/8/145556562021/8/1456功能表說明如下：RD為異步置0端，當RD=0時，無論有無時鐘脈沖和其他輸入信號，計數器的輸出都為0，即Q3Q2Q1Q0=0000。LD為同步并行預置數據端，當LD=0，且RD=1時，在輸入時鐘信號CP的上升沿作用下，數據D0D3并行輸入到計數器的輸出端，即Q3Q2Q1Q0= D0D1D2D3。當LD=RD=CTP= CTT=1時，在CP脈沖的作用下，計數器按十進制開始計數工作。當LD=RD=1，CTP=0， CTT = 1時，計數器處于保持狀態。5757

22、2021/8/14572) 同步十進制可逆計數器圖19.27所示為集成十進制同步可逆計數器74LS190的芯片引腳圖，其邏輯功能表如表19.9所示(“”為上升沿)。圖19.27中的LD為預置數控制端，它不占用時鐘脈沖CP；CT為74LS190的計數控制端；D0D3為并行數據輸入端；Q0Q3為輸出端；M為選擇計數器計數方式控制端；CO/BO 為進位輸出/借位輸出端。58582021/8/1458圖 19.27 74LS190芯片引腳圖59592021/8/145960602021/8/14604. 異步計數器異步計數器圖19.28(a)所示為集成異步二五十進制計數器74LS290的芯片引腳圖。它

23、實際上是一個一位二進制計數器和一個五進制計數器兩部分的組合，圖19.28(b)所示為74LS290的電路結構圖。圖中的R0A和R0B為置0輸入端，S9A、S9B為置9輸入端。表19.10為74LS290的邏輯功能表。61612021/8/1461圖 19.28 74LS290芯片引腳圖和電路結構圖(a) 芯片引腳圖；(b) 電路結構圖62622021/8/146263632021/8/1463由功能表可知74LS290邏輯功能如下：異步置0功能：當R0=R0AR0B=1，S9=S9AS9B=0時，計數器置0與時鐘脈沖CP無關，因此稱為異步置0。異步置9功能：當R0=R0AR0B=0，S9=S9

24、AS9B=1時，計數器置9與時鐘脈沖CP無關，因此稱為異步置9。計數功能：當R0AR0B=0，S9AS9B=0時，計數器處于計數工作狀態。一般分為四種情況討論:(1) 計數脈沖由CP0 端輸入，從 Q0輸出時，構成一位二進制計數器。(2) 計數脈沖由CP1 端輸入，輸出為Q3Q2Q1時，構成異步五進制計數器。64642021/8/1464(3) 若將Q0與CP1相連，計數脈沖由CP0端輸入，輸出為Q3Q2Q1Q0時，構成十進制異步計數器。(4) 若將Q3與CP0相連，計數脈沖由CP1端輸入，從高位到低位輸出為Q3Q2Q1Q0時，構成5421BCD碼的異步十進制加法計數器。65652021/8/

25、146519.4.2 構成任意進制計數器的方法構成任意進制計數器的方法1. 用復位法構成任意進制計數器用復位法構成任意進制計數器復位法，又稱為異步置0法，其工作原理如下：如果計數器從 S0開始計數，在輸入了M個脈沖后，電路進入SM狀態。如果將SM狀態譯碼，產生一個異步置0信號加到計數的異步置0端，則電路一旦進入SM狀態后會立即復位，回到S0狀態。由于跳過了NM的狀態，故可得到M進制計數器。圖19.29所示是復位法產生M進制計數器的原理示意圖，圖中虛線箭頭表示SM只在一個短暫的時間里出現。66662021/8/1466圖19.29 復位法產生M進制計數器原理示意圖67672021/8/1467【例【例19.2】 試用74LS161構成十二進制計數器。解解 采用復位法實現的電路連線如圖19.30所示?！纠纠?9.3】 試用74LS