1、 中原工學院課程設計報告專用 目 錄一、前言（2）二、課設任務（2）三、方案設計、原理分析（2）四、譯碼電路設計（8）五、報警信號產生器（10）六、調試及結果（12）七、體會（13）一、前言本次課程設計的基本任務是著重提高學生在EDA知識學習與應用方面的實踐技能。學生通過電路設計安裝、調試、整理資料等環節，初步掌握工程設計方法和組織實踐的基本技能，逐步熟悉開展科學實踐的程序和方法。EDA技術是電子信息類專業的一門新興學科，是現代電子產品設計的核心，其任務是掌握在系統可編程邏輯器件及其應用設計技術，為電子產品開發研制打下堅實基礎。本課程設計對學生有如下要求：根據設計任務和指標，初步電路；通過調查

2、研究，設計計算，確定電路方案；選擇元器件，在計算機上連好線路，獨立進行試驗，并通過調試、仿真、改進方案；分析實驗結果，寫出設計總結報告：學會自己分析，找出解決問題方法；對設計中遇到的問題，能獨立思考、查閱資料，尋找答案。二、課設任務1、14位數字密碼分成高7位（DH6DH0）和低7位（DL6DL0），用數字邏輯開關預置，輸出信號out為1表示開鎖，否則關閉。2、14位數字密碼分時操作，先預置高7位，然后再置入低7位。3、要求電路工作可靠，保密性強，開鎖出錯立即報警。4、利用MAX plus2 軟件進行設計、編譯，并在FPGA芯片上實現。5、簡易14位數字密碼鎖模塊的框圖如下：三、方案設計、原理

3、分析首先我是一班的三號，所以我的密碼時0100010 0000011。我所做的設計是先把高七位輸入鎖存，然后在輸入低七位，最后判斷密碼是否正確，密碼正確就開鎖，密碼錯誤就報警。數字密碼鎖控制電路的組成部分：YMQ模塊，1、IC9A的設計設計要求14位數字密碼分時操作，先預置高七位0100010，而后置低七位0000011，首先可以使用寄存器將高七位存起來，而后與低七位一起進行譯碼，如果密碼正確，輸出OUT2為1，否則為0.2、數字密碼鎖控制電路原理圖：輸入密碼正確時波形圖輸入錯誤密碼時波形圖數字密碼鎖控制電路的VHDL語言編程原理分析：當CLR為0時，寄存器與D觸發器被清零，此時在AG輸入高七

4、位密碼0100010，用CLK給一個脈沖，由于此時輸出端Q為0，經過一個非門為1，與CLK一起經過一個與門，送入寄存器CLK端，產生上升沿；而經過非門的CLR為1，送入寄存器中，將高七位通過寄存器送入譯碼器的高七位中。然后在AG輸入低七位密碼0000011，則輸出端Y為1。當譯碼器輸出Y為1的時候，輸出端OUT2即為1，輸出發光管全亮，標志密碼輸入正確，后面的兩個D觸發器的輸入為1，當用CLK2送入脈沖時，兩個D觸發器的Q端輸出都為1，其中一個輸出Q經過三態門，三態門開啟，則OUT2B為1，開鎖。另一個輸出1經過非門變為0，聲報警不能進行，0與分頻后的脈沖信號相與送入光報警，光報警不能進行工作

5、。當譯碼器輸出Y為0的時候，輸出端OUT2B為0，輸出發光管不亮，標志密碼輸入錯誤，此時后面的兩個D觸發器的輸入為0，當用CLK2送入脈沖時，兩個D觸發器的Q端輸出都為0，其中一個輸出Q經過三態門，三態門不能開啟，則OUT1為0，不能開鎖；另一個輸出Q經過非門變為1，聲報警接蜂鳴器，蜂鳴器發聲，1與分頻后的脈沖信號相與送入光報警，光報警的發光二極管產生閃爍報警。由于人眼有反應時間，所以頻率要經過分頻成很小的頻率，才能使人眼可以分辨。若頻率比較高，則人眼只能看到燈一直在亮，不能顯示燈光在閃。所以我們要把頻率分成小頻率，由于試驗箱上最小是4hz的 ，而我的程序是八分頻，即分為了0.5hz，2s閃一

6、下，達到燈光閃爍的效果。四、譯碼電路設計譯碼電路VHDL語言設計LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY YMQ ISPORT (D: IN STD_LOGIC_VECTOR(6 DOWNTO 0); CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; OUT1: OUT STD_LOGIC);END YMQ;ARCHITECTURE ART OF YMQ ISSIGNAL S:STD_LOGIC_VECTOR(13 DOWNTO 0);BEGIN S(6

7、DOWNTO 0)=D;PROCESS(CLK) BEGIN IF(CLKEVENT AND CLK=1)THEN IF(CLR=1)THEN S(13 DOWNTO 7)=D; END IF; END IF; END PROCESS; OUT1=1 WHEN(S(13 DOWNTO 0)=”01000100000011”)ELSE0;END ART;波形圖為： 首先設定CLR為1，五、報警信號產生器聲光控控制電路的分析：當密碼輸入錯誤時，Y的輸出為0，無論CLK2是否為1，GBJ由于分頻器輸出端的脈沖控制，GBJ開始閃爍；SBJ為1處于高電平，控制蜂鳴器發聲。分頻器的VHDL語言設計LIBR

8、ARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DIV IS PORT(RESET,CLK_INPUT:IN STD_LOGIC; CLK_8:OUT STD_LOGIC);END DIV;ARCHITECTURE ART OF DIV ISSIGNAL COUNT: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN PROCESS(RESET,CLK_INPUT) BEGIN IF(RESET=0)THEN COUNT=000; ELSIF(CLK_INPUTEVEN

9、T AND CLK_INPUT=1)THEN COUNT=COUNT+1; ELSE NULL; END IF;波形圖為：原理分析：本次設計選擇八分頻設計，設計原理為：NRESET為清零端，CLK為脈沖信號，當NRESET清零端為0時，輸出QAQH都為0不產生信號；當NRESET清零端為1時，無清零信號，QAQH分別產生18分頻信號，在實際電路下載過程中，可根據實際情況接入不同級的分頻信號。六、調試及結果1、進行管腳鎖定選擇菜單MAX plus2 / Flooplan Editor，打開編輯窗口，并且顯示出當前項目的選定的器件，可以通過選擇菜單Lagout/Device 來選擇器件試圖，也可以

10、通過選擇菜單Lagout/LAB view 來選擇LAB試圖，還可以通過雙擊試圖區的方法在這兩種顯示方式間切換。再次選擇 MAX plus2 / compiler ，單擊start按鈕，此時系統產生可以下載配置器件的文件。2、將設計下載到實驗箱在連接有實驗箱的計算機上調出仿真原理圖，在“MAX plus2”菜單下選擇“Programmer”，單擊按鈕“configure”完成配置，在“Hardware Fype”下拉框中選擇“Byte Blaster”單擊“OK”即可，在實驗板上進行操作。電路的管腳鎖定情況如下：引腳標志位置管腳引腳標志位置管腳CLKOCP22D5LK536CLK1LK1250

11、D6LK637CLK2LK1149D7LK738CLRLK1048D1LK128GBJL1221D2LK229SBJSP27D3LK330OUT1L1423D4LK435OUT2L1322七、體會這是一次綜合性很強的實驗，從最初的設想，到具體功能的實現，再到電路的連接，直至最后的電路調試，每一個環節都讓我加深了對實際問題的思考，同時也讓我動手能力有了很大的提高。是我受益匪淺，明白了設計一個功能電路的具體要求和步驟，同時也對EDA知識有了更深刻的理解和認識，并將其運用到了實際生活中，使其為實際生活服務。這次最大的收獲就是學會了很系統地去解決一個實際問題，學會了巧妙運用模塊化的思想。在整個電路設計

12、與實現中，最成功的地方就是有條理地將功能細化，分成一個一個小的功能來實現。每做好一個小功能實現的電路，就將其集成為一塊具有此功能的芯片，這樣，在之后的電路連接中就只要將這塊芯片接入即可，最后就這樣一級一級地將電路集成，最后生成的密碼鎖控制電路。在這個過程中，我更深刻地體會從分立元件到中下規模集成電路再到大規模集成電路的組成過程。同時也更加深入地了解了MAX plus2這一軟件的更多的功能。更重要的是在此過程中，我學會了獨立思考，遇到問題一步一步去研究與解決解決，對于電路出現的問題不急于拆線，而是一部分一部分地對其應有的功能進行調試，對問題進行各個擊破。總而言之，這次實驗讓我覺得受益匪淺，不再覺得學無所用。實驗所解決的問題與生活緊密相連，從而將平時學書本上的理論與實踐很好地結合起來，最終當做出成品時，有很大的成就感。遇到的問題及解決方案1、編譯通過后，下載到硬件上之后，發現程序并沒有預期的效果。如顯示亂序而沒有規律等等，當加入適當的選通信號或者脈沖后發現問題得到了解決。所以必須在實踐中不斷地修改以得到正確的結論。2、高電平有效還是低電平有效，這是一個非常容易忽視的問題，有時就知道這個端口要控制信號但不考慮好什么電平有效，造成錯誤，使得使能端或者清零端的出現錯誤控制信號。并且到底是脈沖控制，還是邊沿控制一定要清楚。在實驗時