1、第6章 CMOS集成電路制造工藝,第6章 CMOS集成電路制造工藝,6.1 CMOS工藝 6.2 CMOS版圖設計 6.3 封裝技術,3,木版年畫,畫稿 刻版 套色印刷,4,半導體芯片制作過程,5,硅片（wafer）的制作,6,掩模版（mask,reticle）的制作,7,外延襯底的制作,8,集成電路加工的基本操作,1、形成薄膜（二氧化硅、多晶硅、金屬等薄層） 2、形成圖形（器件和互連線） 3、摻 雜（調整器件特性）,9,1、形成圖形,半導體加工過程：將設計者提供的集成電路版圖圖形復制到硅片上 光刻與刻蝕：半導體加工水平決定于光刻和刻蝕所形成的線條寬度,10,光刻（photolithograp

2、hy）,11,曝光（exposure）,12,刻蝕（etch）,13,光刻的基本原理,14,正膠和負膠的差別,15,2、薄膜形成：淀積,16,2、薄膜形成：氧化,17,3、摻雜：擴散和注入,18,從器件到電路：通孔,19,從器件到電路：互連線,20,從器件到電路：多層互連,21,從器件到電路：多層互連,22,從硅片到芯片：加工后端,23,從硅片到芯片：加工后端,24,從硅片到芯片：加工后端,6.1 CMOS工藝,6.1.1 基本工藝步驟 6.1.2 n阱CMOS工藝流程 6.1.3 硅基CMOS中的閂鎖效應 6.1.4 先進的CMOS工藝,6.1.1 基本工藝步驟,(1) 氧化 CMOS集成電

3、路中SiO2層的主要作用： 做MOS晶體管的柵絕緣介質； 做雜質擴散和離子注入的掩蔽層和阻擋層； 做MOS晶體管之間的隔離介質； 做多晶硅、金屬等互連層之間的絕緣介質； 做芯片表面的鈍化層。 熱氧化法：干氧、濕氧、干氧-濕氧-干氧交替氧化,6.1.1 基本工藝步驟,(2) 淀積 通過物理或化學的方法把另一種物質淀積在硅片表面形成薄膜(低溫)。 物理氣相淀積(Physical Vapor Deposition，PVD) 蒸發 濺射 化學氣相淀積(Chemical Vapor Deposition，CVD),6.1.1 基本工藝步驟,(3) 光刻和刻蝕 把掩膜版上的圖形轉移到硅片。 生長一層SiO

4、2薄膜； 在硅表面均勻涂抹一層光刻膠(以負膠為例)； 蓋上掩膜版進行光照，使掩膜版上亮的(Clear)區域對應的光刻膠被曝光，而掩膜版上暗的(Dark)區域對應的光刻膠不能被曝光。,6.1.1 基本工藝步驟,(3) 光刻和刻蝕 把未被曝光的膠去掉，顯影后掩膜版上的圖形轉移到光刻膠上； 采用濕法刻蝕或干法刻蝕去除沒有光刻膠保護的SiO2； 去除殘留在硅片上的所有光刻膠，完成版圖圖形到硅片圖形的轉移。,6.1.1 基本工藝步驟,(3) 光刻和刻蝕 光刻膠 負膠：曝光前可溶于某種溶液而曝光后變為不可溶； 正膠：曝光前不溶于某種溶液而曝光后變為可溶； 通常正膠的分辨率高于負膠。,6.1.1 基本工藝步

5、驟,(4) 擴散和離子注入 在硅襯底中摻入雜質原子，以改變半導體電學性質，形成pn結、電阻、歐姆接觸等結構。 擴散：雜質原子在高溫下克服阻力進入半導體，并緩慢運動。 替位式擴散、間隙式擴散,離子注入：將具有很高能量的帶電雜質離子射入硅襯底中。 需高溫退火,6.1 CMOS工藝,6.1.1 基本工藝步驟 6.1.2 n阱CMOS工藝流程 6.1.3 硅基CMOS中的閂鎖效應 6.1.4 先進的CMOS工藝,6.1.2 n阱CMOS工藝流程,兩種器件需要兩種導電類型的襯底。 在n型襯底上形成p阱，把NMOS管做在p阱里； 或在p型襯底上形成n阱，把PMOS管做在n阱里。,6.1.2 n阱CMOS工

6、藝流程, 準備硅片材料 p型晶向硅片 形成n阱 熱氧化，形成掩蔽層 光刻和刻蝕，開出n阱區窗口 離子注入并高溫退火，形成n阱,6.1.2 n阱CMOS工藝流程, 場區隔離 局部氧化(Local Oxidation of Silicon，LOCOS)工藝 利用有源區掩膜版進行光刻和刻蝕，露出場區 場區注入 去除光刻膠，場區熱生長一層厚的氧化層 去除有源區上的保護層 場區和有源區的氧化層臺階降低，平整度提高。,6.1.2 n阱CMOS工藝流程, 形成多晶硅柵 熱氧化生長柵氧化層CVD淀積多晶硅并離子注入光刻和刻蝕 源漏區n+/p+注入 利用同一n+掩膜版，采用負膠和正膠進行兩次光刻和刻蝕，分別進行

7、n+注入和p+注入。,6.1.2 n阱CMOS工藝流程, 形成接觸孔 CVD淀積絕緣層光刻和刻蝕形成接觸孔 形成金屬互連 淀積金屬層光刻和刻蝕形成金屬互連,6.1.2 n阱CMOS工藝流程, 形成鈍化層 淀積Si3N4或磷硅玻璃光刻和刻蝕，形成鈍化圖形,鋁柵工藝： 源(或漏)區與柵之間形成缺口，無法形成連續的溝道。 硅柵工藝： “自對準”,6.1 CMOS工藝,6.1.1 基本工藝步驟 6.1.2 n阱CMOS工藝流程 6.1.3 硅基CMOS中的閂鎖效應 6.1.4 先進的CMOS工藝,6.1.3 硅基CMOS中的閂鎖效應,寄生晶體管Q1、Q2，寄生電阻Rnw、Rsub構成等效電路 Q1和Q

8、2交叉耦合形成正反饋回路 電流在Q1和Q2之間循環放大 VDD和GND之間形成極大的電流，電源和地之間鎖定在一個很低的電壓(維持電壓Vh),6.1.3 硅基CMOS中的閂鎖效應,發生閂鎖效應后VDD和GND之間的電流-電壓特性 防止閂鎖效應的方法： 提高阱區和襯底摻雜濃度； 加n+和p+保護環； 采用p-外延工藝； 采用SOI(Silicon On Insulator)CMOS工藝。,42,體硅CMOS中的閂鎖效應,43,閂鎖效應:等效電路,Q1,Q2,Q3,Q4,Vout,Vout,Rw,Rs,44,防止閂鎖效應的措施,減小阱區和襯底的寄生電阻 降低寄生雙極晶體管的增益 使襯底加反向偏壓 加

9、保護環 用外延襯底 采用SOICMOS技術,45,抑制閂鎖效應：,1、減小寄生電阻 2、降低寄生晶體管增益 3、襯底加反向偏壓,46,4、保護環,47,5、外延襯底,6.1 CMOS工藝,6.1.1 基本工藝步驟 6.1.2 n阱CMOS工藝流程 6.1.3 硅基CMOS中的閂鎖效應 6.1.4 先進的CMOS工藝,49,深亞微米CMOS結構和工藝,50,深亞微米CMOS工藝的主要改進,淺溝槽隔離 雙阱工藝 非均勻溝道摻雜 n+/p+兩種硅柵 極淺的源漏延伸區 硅化物自對準柵-源-漏結構 多層銅互連,51,1、淺溝槽隔離,常規CMOS工藝中的LOCOS隔離的缺點 表面有較大的不平整度 鳥嘴使實

10、際有源區面積減小 高溫氧化熱應力也會對硅片造成損傷和變形 淺溝槽隔離的優勢 占用的面積小，有利于提高集成密度 不會形成鳥嘴 用CVD淀積絕緣層從而減少了高溫過程,52,淺溝槽隔離（STI）,光刻膠,氮化硅,（a）,（b）,（c）,（d）,53,STI抑制窄溝效應,54,2、外延雙阱工藝,常規單阱CMOS工藝，阱區濃度較高，使阱內的器件有較大的襯偏系數和源、漏區pn結電容 采用外延雙阱工藝的好處 由于外延層電阻率很高，可以分別根據NMOS和PMOS性能優化要求選擇適當的n阱和p阱濃度 做在阱內的器件可以減少受到粒子輻射的影響 外延襯底有助于抑制體硅CMOS中的寄生閂鎖效應,55,3 溝道區的逆向

11、摻雜和環繞摻雜結構,溝道摻雜原子數的隨機漲落引起器件閾值電壓參數起伏，因此希望溝道表面低摻雜；體內需要高摻雜抑制穿通電流 逆向摻雜技術利用縱向非均勻襯底摻雜，抑制短溝穿通電流 環繞摻雜技術利用橫向非均勻摻雜，在源漏區形成局部高摻雜區,56,逆向摻雜,逆向摻雜雜質分布 0.25um工藝100個NMOS器件閾值電壓統計結果 器件閾值分布的標準差減小,57,逆向摻雜： Delta溝道技術,PMOS溝道區As離子注入 NMOS注硼，硼的氧化增強擴散效應影響雜質分布 Delta溝道技術可以獲得較陡峭的縱向低高摻雜分布,58,橫向溝道工程：HALO摻雜結構,橫向高摻雜區可以抑制源漏pn結耗盡區向溝道內的擴

12、展，減小短溝效應 Halo結構可以利用大角度注入實現,59,橫向溝道工程： POCKET摻雜結構,60,4、n、p兩種硅柵,在CMOS電路中希望NMOS和PMOS的性能對稱，這樣有利于獲得最佳電路性能 使NMOS和PMOS性能對稱很重要的一點是使它們的閾值電壓絕對值基本相同 在同樣條件下，如果NMOS和PMOS都選用n+硅柵，則PMOS的負閾值電壓絕對值要比NMOS的閾值電壓大很多 PMOS采用p硅柵減小其閾值電壓的絕對值，從而獲得和NMOS采用n硅柵對稱的性能,61,5、SDE結構,減小源漏區結深有利于抑制短溝效應。 問題：簡單地減小源、漏區結深將使源、漏區寄生電阻增大造成MOS晶體管性能退

13、化! 解決辦法：使用SDE結構，在溝道兩端形成極淺的源、漏延伸區 。,62,SDE結深減小趨勢,63,6、硅化物自對準結構,在柵極兩側形成一定厚度的氧化硅或氮化硅側墻，然后淀積難熔金屬并和硅反應形成硅化物 作用：減小多晶硅線和源、漏區的寄生電阻；減小金屬連線與源、漏區引線孔的接觸電阻,硅化物同時淀積在柵電極上和暴露的源、漏區上， 因此是自對準結構,64,7、銅互連,銅比鋁的電阻率低40左右。用銅互連代替鋁互連可以顯著減小互連線的寄生電阻從而減小互連線的RC延遲 銅易于擴散到硅中，會影響器件性能；銅還會對加工設備造成污染，因此銅互連不能用常規的淀積和干法刻蝕方法形成 銅互連技術特點： 顯著減小互

14、連線的寄生電阻 與低k介質材料結合減小寄生電容，提高電路性能 需要特殊的工藝技術：“鑲嵌”（大馬士革）技術和化學機械拋光技術,65,常規互連和鑲嵌工藝比較,氧化層,光刻膠,金屬,66,采用銅互連可以減少連線層數,67,先進深亞微米CMOS工藝過程,68,先進深亞微米CMOS工藝過程（續）,69,90nm CMOS技術平臺的主要指標,第6章 CMOS集成電路制造工藝,6.1 CMOS工藝 6.2 CMOS版圖設計 6.3 SOI工藝,71,違背版圖設計規則的結果,6.2 CMOS版圖設計,版圖設計規則代表了一種容差要求，這種容差要求可保證最高的成品率。 (1) 以為單位的設計規則 版圖設計中各種

15、幾何尺寸限制約定為的倍數； 根據不同的工藝分辨率，給出相容的值； 版圖設計可以獨立于工藝和實際尺寸。,6.2 CMOS版圖設計,(1) 以為單位的設計規則,6.2 CMOS版圖設計,(2) 以微米為單位的設計規則 每個尺寸之間沒有必然的比例關系，各尺寸之間可以獨立選擇； 靈活性大，針對性強；通用性差。,6.2 CMOS版圖設計,(2) 以微米為單位的設計規則,6.2 CMOS版圖設計,(2) 以微米為單位的設計規則,6.2 CMOS版圖設計,6.2 CMOS版圖設計,四輸入與門版圖與版圖設計規則所對應的相關尺寸 版圖設計完成后，需要進行設計規則檢查(Design Rule Check，DRC)

16、。,第6章 CMOS集成電路制造工藝,6.1 CMOS工藝 6.2 CMOS版圖設計 6.3 SOI工藝,80,2.3.2 SOI CMOS基本工藝,SOI結構 SOI工藝 SOI優點,81,SOI CMOS結構,1. 體區和襯底隔離。體電位是浮空會引起浮體效應。需專門設計體區的引出端。 2. 襯底相對溝道區也相當于一個MOS結構，因此也把SOI MOSFET 的襯底又叫做背柵, 是五端器件 。,82,SOI MOSFET的性能,厚膜器件 tsi2xdm。背柵對MOSFET性能基本沒有影響，和體硅MOS器件基本相同 薄膜器件 tsixdm。在柵電壓的作用下可以使頂層硅膜全部耗盡 可以通過減薄硅

17、膜抑制短溝道效應,83,形成SOI 硅片的基本工藝 (1),注氧隔離技術（SIMOX） 通過高能量、大劑量注氧在硅中形成埋氧化層. O+的劑量在1.81018cm-2左右；能量200kev 埋氧化層把原始硅片分成2部分，上面的薄層硅用來做器件，下面是硅襯底,84,形成SOI 硅片的基本工藝 (2),鍵合減薄技術（BE） 把2個生長了氧化層的硅片鍵合在一起，兩個氧化層通過鍵合粘在一起成為埋氧化層 其中一個硅片腐蝕拋光減薄成為做器件的薄硅膜，另一個硅片作為支撐的襯底,85,形成SOI 硅片的基本工藝 (3),智能剝離技術（smart cut） 解決了如何用鍵合技術形成薄膜SOI材料 可以形成高質量的薄硅膜SOI材料,86,87,基于臺面隔離的SOI CMOS基本工藝流程,88,89,SOI CMOS的優越性,每個器件都被氧化層包圍，完全與周圍的器件隔離，從根本上消除了閂鎖效應； 減小了pn結電容和互連線寄生電容 不用做阱，簡化工藝，減小面積 極大減小了源、漏區pn結面積，從而減小了pn結泄漏電流 有利于抑制短溝效應； 有很好的抗幅照性能； 實現三維立體集成。,90,SOI技術實現三維立體