引腳功能詳細介紹注：技術交流用，希望對大家有所幫助。 IO_LXXY_# 用戶IO引腳XX代表某個Bank內唯一的一對引腳，Y=P|N代表對上升沿還是下降沿敏感，#代表bank號2. IO_LXXY_ZZZ_# 多功能引腳ZZZ代表在用戶IO的基本上添加一個或多個以下功能。Dn：I/O（在readback期間），在selectMAP或者BPI模式下，D15:0配置為數據口。在從SelectMAP讀反饋期間，如果RDWR_B=1，則這些引腳變成輸出口。配置完成后，這些引腳又作為普通用戶引腳。D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是數據的最低位，在Bit-serial模式下，DIN是信號數據的輸入；在SPI模式下，MISO是主輸入或者從輸出；在SPI*2或者SPI*4模式下，MISO1是SPI總線的第二位。D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是數據總線的低位；在SPI*4模式下，MISO2和MISO3是SPI總線的MSBs。An：O，A25:0為BPI模式的地址位。配置完成后，變為用戶I/O口。AWAKE：O，電源保存掛起模式的狀態輸出引腳。SUSPEND是一個專用引腳，AWAKE是一個多功能引腳。除非SUSPEND模式被使能，AWAKE被用作用戶I/O。MOSI_CSI_B_MISO0：I/O，在SPI模式下，主輸出或者從輸入；在SelectMAP模式下，CSI_B是一個低電平有效的片選信號；在SPI*2或者SPI*4的模式下，MISO0是SPI總線的第一位數據。FCS_B：O，BPI flash 的片選信號。FOE_B：O，BPI flash的輸出使能信號FWE_B：O，BPI flash 的寫使用信號LDC：O，BPI模式配置期間為低電平HDC：O，BPI模式配置期間為高電平CSO_B：O，在并口模式下，工具鏈片選信號。在SPI模式下，為SPI flsah片選信號。IRDY1/2,TRDY1/2：O，在PCI設計中，以LogiCORE IP方式使用。DOUT_BUSY：O，在SelectMAP模式下，BUSY表示設備狀態；在位串口模式下，DOUT提供配置數據流。RDWR_B_VREF：I，在SelectMAP模式下，這是一個低電平有效的寫使能信號；配置完成后，如果需要，可以在BANK2中做為Vref。HSWAPEN：I，在配置之后和配置過程中，低電平使用上拉。INIT_B：雙向，開漏，低電平表示配置內存已經被清理；保持低電平，配置被延遲；在配置過程中，低電平表示配置數據錯誤已經發生；配置完成后，可以用來指示POST_CRC狀態。SCPn：I，掛起控制引腳SCP7:0，用于掛起多引腳喚醒特性。CMPMOSI，CMPMISO，CMPCLK：N/A，保留。M0，M1：I，配置模式選擇。M0=并口（0）或者串口（1），M1=主機（0）或者從機（1）。CCLK：I/O，配置時鐘，主模式下輸出，從模式下輸入。USERCCLK：I，主模式下，可行用戶配置時鐘。GCLK：I，這些引腳連接到全局時鐘緩存器，在不需要時鐘的時候，這些引腳可以作為常規用戶引腳。VREF_#：N/A，這些是輸入臨界電壓引腳。當外部的臨界電壓不必要時，他可以作為普通引腳。當做作bank內參考電壓時，所有的VRef都必須被接上。3. 多功能內存控制引腳M#DQn：I/O，bank#內存控制數據線D15:0M#LDQS：I/O，bank#內存控制器低數據選通腳M#LDQSN：I/O，bank#中內存控制器低數據選通NM#UDQS：I/O，bank#內存控制器高數據選通腳M#UDQSN：I/O，bank#內存控制器高數據選通NM#An：O，bank#內存控制器地址線A14:0M#BAn：O，bank#內存控制bank地址BA2:0M#LDM：O，bank#內存控制器低位掩碼M#UDM：O，bank#內存控制器高位掩碼M#CLK：O，bank#內存控制器時鐘M#CLKN：O，bank#內存控制器時鐘，低電平有效M#CASN：O，bank#內存控制器低電平有效行地址選通M#RASN：O，bank#內存控制器低電平有效列地址選通M#ODT：O，bank#內存控制器外部內存的終端信號控制M#WE：O，bank#內存控制器寫使能M#CKE：O，bank#內存控制器時鐘使能M#RESET：O，bank#內存控制器復位4. 專用引腳DONE_2：I/O，DONE是一個可選的帶有內部上拉電阻的雙向信號。作為輸出，這個引腳說明配置過程已經完成；作為輸入，配置為低電平可以延遲啟動。PROGRAM_B_2：I，低電平異步復位邏輯。這個引腳有一個默認的弱上拉電阻。SUSPEND：I，電源保護掛起模式的高電平有效控制輸入引腳。SUSPEND是一個專用引腳，而AWAKE是一個復用引用。必須通過配置選項使能。如果掛起模式沒有使用，這個引腳接地。TCK：I，JTAG邊界掃描時鐘。TDI：I，JTAG邊界掃描數據輸入。TDO：O，JTAG邊界掃描數據輸出。TMS：I，JTAG邊界掃描模式選擇5. 保留引腳NC：N/A，CMPCS_B_2：I，保留，不接或者連VCCO_26. 其它GND：VBATT：RAM內存備份電源。一旦VCCAUX應用了，VBATT可以不接；如果KEY RAM沒有使用，推薦把VBATT接到VCCAUX或者GND，也可以不接。VCCAUX：輔助電路電源引腳VCCINT：內部核心邏輯電源引腳VCCO_#：輸出驅動電源引腳VFS：I，（LX45不可用）編程時，key EFUSE電源供電引腳。當不編程時，這個引腳的電壓應該限制在GND到3.45V；當不使用key EFUSE時，推薦把該引腳連接到VCCAUX或者GND，懸空也可以。RFUSE：I，（LX45不可用）編程時，key EFUSE接地引腳。當不編程時或者不使用key EFUSE時，推薦把該引腳連接到VCCAUX或者GND，然而，也可以懸空。7.GTP 引腳MGTAVCC：收發器混合信號電路電源引腳MGTAVTTTX，MGTAVTTRX：發送，接收電路電源引腳MGTAVTTRCAL：電阻校正電路電源引腳MGTAVCCPLL0，MGTAVCCPLL1：鎖相環電源引腳MGTREFCLK0/1P，MGTREFCLK0/1N:差分時鐘正負引腳MGTRREF:內部校準終端的精密參考電阻引腳MGTRXP1:0，MGTRXN1:0:差分接收端口MGTTXP1:0，MGTTXN1:0:差分發送端口 1. Spartan-6系列封裝概述Spartan-6系列具有低成本、省空間的封裝形式，能使用戶引腳密度最大化。所有Spartan-6 LX器件之間的引腳分配是兼容的，所有Spartan-6 LXT器件之間的引腳分配是兼容的，但是Spartan-6 LX和Spartan-6 LXT器件之間的引腳分配是不兼容的。表格 1Spartan-6系列FPGA封裝2. Spartan-6系列引腳分配及功能詳述Spartan-6系列有自己的專用引腳，這些引腳是不能作為Select IO使用的，這些專用引腳包括：專用配置引腳，表格2所示 GTP高速串行收發器引腳，表格3所示 表格 2Spartan-6 FPGA專用配置引腳 注意：只有LX75, LX75T, LX100, LX100T, LX150, and LX150T器件才有VFS、VBATT、RFUSE引腳。表格 3Spartan-6器件GTP通道數目 注意：LX75T在FG(G)484 和 CS(G)484中封裝4個GTP通道，而在FG(G)676中封裝了8個GTP通道；LX100T在FG(G)484 和 CS(G)484中封裝4個GTP通道，而在FG(G)676 和 FG(G)900中封裝了8個GTP通道。如表4，每一種型號、每一種封裝的器件的可用IO引腳數目不盡相同，例如對于LX4 TQG144器件，它總共有引腳144個，其中可作為單端IO引腳使用的IO個數為102個，這102個單端引腳可作為51對差分IO使用，另外的32個引腳為電源或特殊功能如配置引腳。表格 4Spartan6系列各型號封裝可用的IO資源匯總表格 5引腳功能詳述引腳名方向描述User I/O PinsIO_LXXY_#Input/OutputIO表示這是一個具有輸入輸出功能的引腳，XX表示該引腳在其Bank內的惟一標識，Y表示是差分引腳的P還是N引腳Multi-Function PinsIO_LXXY_ZZZ_#Zzz代表該引腳除IO功能之外的其他功能，DnInput/Output(during readback)在SelectMAP/BPI模式中，D0D15是用于配置操作的數據引腳，在從SelectMAP的回讀階段，當RDWR_B為低電平時，Dn為輸出引腳，在配置過程結束后，該引腳可作為通用IO口使用D0_DIN_MISO_MISO1Input在Bit-serial模式中，DIN是惟一的數據輸入引腳；在SPI模式中，MISO是主輸入從輸出引腳；在SPI x2 or x4模式中，MISO1是SPI總線的第二根數據線；D1_MISO2,D2_MISO3Input在SelectMAP/BPI模式中，D1、D2是配置數據線的低2bit；在SPIx4 模式中，MISO2和MISO3是SPI總線的數據線的高2bitAnOutput在BPI模式中A0A25是輸出地址線，配置完成后，它們可作為普通IO使用AWAKEOutput掛起模式中的狀態輸出引腳，如果沒有使能掛起模式，該引腳可作為普通IO引腳MOSI_CSI_B_MISO0Input/Output在SPI配置模式中的主輸出從輸入引腳；在SelectMAP模式中，CSI_B是低有效的Flash片選信號；在SPI x2 or x4模式中，這是最低數據線FCS_BOutput在BPI模式中，BPI flash的片選信號FOE_BOutput在BPI模式中，BPI flash的輸出使能FWE_BOutput在BPI模式中，BPI flash寫使能LDCOutput在BPI模式中，在配置階段LDC保持低電平HDCOutput在BPI模式中，在配置階段HDC保持低電平CSO_BOutput在SelectMAP/BPI模式中，菊花鏈片選信號；在SPI模式中，是SPI Flash的片選信號；IRDY1/2,TRDY1/2Output使用PCI 的IP Core時，它們作為IRDY和TRDY信號DOUT_BUSYOutput在SelectMAP模式中，BUSY表示設備狀態；在Bit-serial模式中，DOUT輸出數據給菊花鏈下游的設備RDWR_B_VREFInput在SelectMAP模式中，RDWR_B是低有效的寫使能信號；配置完成后，可當做普通IO使用HSWAPENInput當是低電平時，在配置之前將所有IO上拉INIT_BBidirectional(open-drain)低電平表示配置存儲器是空的；當被拉低時，配置將被延時；如果在配置過程中變低，表示在配置過程中出現了錯誤；當配置結束后，這個引腳表示POST_CRC錯誤；SCPnInputSCP0-SCP7是掛起控制引腳CMPMOSI,CMPMISO,CMPCLKN/A保留為將來使用，可用作普通IOM0, M1Input配置模式，M0=0表示并行配置模式，M0=1表示串行配置模式；M1=0表示主模式，M1=1表示從模式CCLKInput/Output配置時鐘，主模式下是輸出時鐘，從模式下是輸入時鐘USERCCLKInput主模式下可選的的用戶輸入配置時鐘GCLKInput全局時鐘引腳，它們可當做普通IO使用VREF_#N/A參考門限時鐘引腳，當不用時可作為普通IO使用Multi-Function Memory Controller PinsM#DQnInput/Output#Bank的存儲控制器數據線M#LDQSInput/Output#Bank的存儲控制器數據使能引腳M#LDQSNInput/Output#Bank的存儲控制器數據使能引腳NM#UDQSInput/Output#Bank的存儲控制器高位數據使能M#UDQSNInput/Output#Bank的存儲控制器高位數據使能NM#AnOutput#Bank的存儲控制器地址線A0:14M#BAnOutput#Bank的存儲控制器塊地址線BA0:2M#LDMOutput#Bank的存儲控制器低數據屏蔽M#UDMOutput#Bank的存儲控制器高數據屏蔽M#CLKOutput#Bank的存儲控制器時鐘M#CLKNOutput#Bank的存儲控制器時鐘NM#CASNOutput#Bank的存儲控制器列地址使能M#RASNOutput#Bank的存儲控制器行地址使能M#ODTOutput#Bank的存儲控制器終端電阻控制M#WEOutput#Bank的存儲控制器寫使能M#CKEOutput#Bank的存儲控制器時鐘使能M#RESETOutput#Bank的存儲控制器復位Dedicated PinsDONE_2Input/Output帶可選上拉電阻的雙向信號，作為輸出，它代表配置過程的完成；作為輸入，拉低可用來延遲啟動PROGRAM_B_2Input異步復位配置邏輯SUSPENDInput高電平使芯片進入掛起模式TCKInputJTAG邊界掃描時鐘TDIInputJTAG邊界掃描數據輸入TDOOutputJTAG邊界掃描數據輸出TMSInputJTAG邊界掃描模式Reserved PinsNCN/A未連接引腳CMPCS_B_2Input保留引腳，不連接或接VCCO_2Other PinsGNDN/A地VBATTN/A只存在于LX75, LX75T, LX100, LX100T, LX150和LX150T芯片，解碼關鍵存儲器備用電源；若不使用關鍵存儲器，則可將之連接VCCAUX、GND或者直接不連接VCCAUXN/A輔助電路的供電電源VCCINTN/A內部核邏輯資源VCCO_#N/A#Bank的輸出驅動器供電電源VFSInput只存在于LX75, LX75T, LX100, LX100T, LX150,和LX150T芯片；解碼器key EFUSE編程過程使用的供電電源，若不使用關鍵熔絲，則將該引腳連接到VCCAUX、GND或者直接不連接RFUSEInput只存在于LX75, LX75T, LX100, LX100T, LX150和LX150T；用于編程的解碼器key EFUSE電阻，如果不編程或者不使用key EFUSE，則將該引腳連接到VCCAUX、GND或者直接不連接3. Spartan-6系列GTP Transceiver引腳引腳名方向描述GTP Transceiver PinsMGTAVCCN/A收發器混合電路供電電源MGTAVTTTX,MGTAVTTRXN/ATX、RX電路供電電源MGTAVTTRCALN/A電阻校準電路供電電源MGTAVCCPLL0MGTAVCCPLL1N/APLL供電電源MGTREFCLK0/1PInput正極參考時鐘MGTREFCLK0/1NInput負極參考時鐘MGTRREFInput內部校準電路的精密參考電阻MGTRXP0:1Input收發器接收端正極MGTRXN0:1Input收發器接收端負極MGTTXP0:1Output收發器發送端正極MGTTXN0:1Output收發器發送端負極如表6所示，對LX