IntroductiontoMicroelectronicsThirdEdition《微電子概論》（第3版）郝躍賈新章史江一6.4.2系統架構設計6.4數字集成電路設計實例目錄6.4.1功能規劃與原理分析6.4.3驗證方案設計6.4.4邏輯綜合與結果分析1.邏輯綜合邏輯綜合：利用選定的工藝庫文件，把HDL描述的功能形式按照給定的約束要求轉化為電路網表形式本質上是給定邊界條件的多目標優化#讀取設計代碼read_verilog-rtl$RTL_PATH/uart_top.vcurrent_design$top…#讀取工藝庫setsearch_path[list$synthesis]settarget_library{class25_tt.db}setlink_library{*class25_tt.db}setsymbol_library{class25.sdb}…#面積功耗約束（優化目標PPA）set_max_area0set_max_leakage0mwRead_saifset_max_dynamic_power0mwset_max_total_power0mw-leakage_weight301.邏輯綜合邏輯綜合：利用選定的工藝庫文件，把HDL描述的功能形式按照給定的約束要求轉化為電路網表形式#時序約束（優化目標PPA）

create_clock-napb_clk$pclk-period20-waveform{010}set_clock_uncertainty-setup0.2[get_clocksapb_clk]set_clock_uncertainty-hole0.1[get_clocksapb_clk]set_clock_transition0.4[get_clocksapb_clk]set_clock_latency0[get_clocksapb_clk]set_dont_touch_network[get_clocksapb_clk]set_drive0$apb_clkset_ideal_network[get_nets[all_connected$apb_clk]…#環境與屬性約束（邊界條件）

set_input_delay-max[expr0.7*apb_clk]-clockapb_clk[get_ports$inputPad]set_output_delay-max[expr0.7*apb_clk]-clockapb_clk[get_ports$outputPad]set_max_transition0.5[get_designs”$top”]…本質上是給定邊界條件的多目標優化1.邏輯綜合邏輯綜合：利用選定的工藝庫文件，把HDL描述的功能形式按照給定的約束要求轉化為電路網表形式#輸出結果與報告write--fdb--hier--output$db_PATH/$top.db$topwrite--fverilog--hier--output$nls_PATH/$top.v$topwrite_sdf-$SDF_PATH/$top.sdfcheck_design>$RPT_PATH/$top.chkdesigncheck_timing>$RPT_PATH/$top.chktimingredirect$RPT_PATH/$top.timing_rpt{report_timing}redirect$RPT_PATH/$top.area_rpt{report_