第3章組合邏輯電路一、組合邏輯電路的特點

根據邏輯功能的不同，可把數字電路分為組合邏輯電路（CombinationalLogicCircuit）和時序邏輯電路（SequentialLogicCircuit）兩大類。數字電路01組合邏輯電路02時序邏輯電路任意時刻的輸出僅僅取決于該時刻的輸入，而與電路原來的狀態無關。功能特點：只由邏輯門組成，不包含記憶元件，輸出和輸入之間無反饋。結構特點：入變出即變！二、邏輯功能的描述

即★邏輯電路圖★真值表輸入輸出00000001100101001101100101010111001111111位全加器！一、實例分析

★卡諾圖★波形圖★真值表輸入輸出0000000110010100110110010101011100111111★語言描述//用數據流描述的1位全加器modulefull_add(a1,a2,a3,y1,y2);inputa1,a2,a3;outputy1,y2;

assigny1=a1^a2^a3;

assigny2=(a1&a2)|(a1&a3)|(a2&a3);endmodule二、分析方法1、基本概念分析：已知電路形式，找出輸入、輸出的邏輯關系（電路功能）。目的：求出邏輯功能或證明給定的邏輯功能正確與否。設計：已知輸入、輸出的邏輯關系（電路功能），完成電路形式設計。目的：實現最簡化的某種邏輯功能電路。分析和設計是一對互逆過程2、

組合邏輯電路的一般分析方法Step1.

從輸入到輸出逐級寫出邏輯函數式，最后得到輸入變量表示的輸出邏輯函數式；Step2.用公式法或卡諾圖化簡法化簡邏輯函數式；Step3.

列出真值表；Step4.

分析描述電路的邏輯功能。3、

組合邏輯電路的一般分析示例

試分析圖1所示電路的邏輯功能，指出其用途。圖1組合邏輯電路圖示例

Step1.2.

逐級寫出Y0、Y1、Y2與A、B、C、D之間關系的邏輯式并用公式化簡法化簡如下：編號DCBAY2Y1Y001234567891011121314150000000100100011010001010110011110001001101010111100110111101111001001001001001001010010010010010100100100100100Step3.

列電路的真值表如下：由真值表可以看到：當DCBA≤5時：Y0=1當6≤DCBA≤10時：Y1=1當DCBA≥11時：Y2=1

因此，這個邏輯電路可以用來判別輸入的4位二進制數的數值范圍。Step4.

電路功能描述如下：【分析完畢】分析下列電路邏輯功能奇校驗電路偶校驗電路一致性判別電路全加器ABCD提交可為此題添加文本、圖片、公式等解析，且需將內容全部放在本區域內。正常使用需3.0以上版本此處添加答案解析答案解析單選題2分1、基本概念

所謂“設計”：即根據給出的實際邏輯問題，求出實現這個邏輯功能的最簡邏輯電路。所謂“最簡”：是指所用器件最少，器件種類最少，而且器件之間的連線也最少。三、設計方法2、一般設計步驟Step1.進行邏輯抽象

(1)分析事件的因果關系，確定輸入和輸出變量;(2)定義邏輯狀態（‘0’或‘1’）的含意；

(3)根據給定的因果關系列出真值表；Step2.寫出邏輯函數式Step3.選定器件的類型Step4.將邏輯函數化簡或變換成適當的形式Step5.畫出邏輯電路圖Step6.工藝設計設計一個監視交通信號燈工作狀態的邏輯電路。正常工作情況下，必有一盞而且只能一盞燈點亮。其它情況都是故障，要發出故障信號。圖2交通信號燈監視示意圖四、設計示例解：（一）進行邏輯抽象。

①定義紅、黃、綠三盞燈的狀態為輸入，分別對應R、A、G信號；故障信號為輸出，定義為信號Z。

②定義“0”代表燈滅，“1”代表燈亮；有故障時Z為“1”，否則為“0”；

③列出邏輯真值表：RAGZ00000101001110010111011110010111（二）寫出邏輯函數式（三）選用小規模集成門電路

GAR000111100101010111標準或與式：

最簡與或式：用與非門：用與或非門：（四）化簡（五）畫出邏輯電路圖★由與非門實現★由與門和或門實現利用卡諾圖，圈0格，★由與或非門實現寫出的邏輯表達式：

等式兩邊求反，得出與或非表達式：

最后畫出用與或非門實現的邏輯電路圖如右圖：【設計完畢】

圖3組合邏輯電路門電路級設計一般流程五、一般設計流程某車間有三臺用電設備A、B、C，每臺功率為10kW。由兩臺發電機為設備供電，其中大發電機Y的功率為20kW，小發電機X的功率為10kW。要求三臺用電設備至少有一臺在工作，也有兩臺、三臺同時工作的情形。請根據節電原則，設計兩臺發電機的控制邏輯電路，并用與非門設計實現。（寫出過程、表達式、可不畫電路圖）作答正常使用主觀題需2.0以上版本雨課堂主觀題10分結構級建模:根據邏輯電路的結構（邏輯電路圖），實例引用VerilogHDL中內置的基本門級元件、用戶定義的元件或其他模塊，來描述電路結構圖中的元件及元件之間的連接關系。門級建模:內置12個基本門級元件（Primitive，“原語”）模型，引用這些基本門級元件對邏輯圖進行描述，也稱為門級建模。一、結構級建模VerilogHDL基本門級元件（Primitive原語）:多輸入門、多輸出門、三態門1、多輸入門只有單個輸出，1個或多個輸入gate_name<instance>(outputA,input1,input2,……,inputN);原語名稱：andorxornandnorxnor例如：andM1(F，A，B)；2、多輸出門允許有多個輸出，但只有1個輸入bufB1(out1,out2,……,in);notN1(out1,out2,……,in);bufnotbuf輸入01XZ輸出01XXnot輸入01XZ輸出10XX3、三態門有一個輸出，一個數據輸入和一個控制輸入如果控制輸入信號無效，則三態門的輸出為高阻態Z。4、門級建模舉例（一）2選1數據選擇器門級建模就是列出電路圖結構中的元件，并按網表連接。module_2to1muxtri(a,b,sel,out)；inputa,b,sel;outputout;triout;bufif1(out,b,sel);bufif0(out,a,sel);endmodule（二）1位全加器同一個基本門在當前模塊中被調用多次，可在一條調用語句中加以說明，中間以逗號相隔。moduleaddbit(a,b,ci,sum,co);

input

a,b,ci;

outputsum,co;

wirea,b,ci,sum,co,n1,n2,n3;xoru0(n1,a,b),

u1(sum,n1,ci);

and

u2(n2,a,b),

u3(n3,n1,ci);

or(co,n2,n3);endmodule1、示例一

二、數據流建模assign變量名=表達式；

wiremodulemux2to1_dataflow(D0,D1,S,Y);

input

D0,D1,S;

outputY;

wireY;assignY=D0&~S|D1&S;endmodule2、示例二數據流描述“2選1數據選擇器”邏輯功能assignY=S?D1:D0;modulemux2to1_df(D0,D1,S,L);

inputD0,D1,S;

outputY;

wireY;endmodule行為級建模：描述數字邏輯電路的功能和算法。alwaysinitialalways內部過程性賦值語句邏輯表達式條件語句(if-else)多路分支語句（case-endcase）for循環語句（例如for等）三、行為級建模always結構型語句always@（事件控制表達式）begin:

塊名塊內局部變量的定義;過程賦值語句1；...過程賦值語句n；end敏感事件表always@(AorEn)always@(A,En)always@(*)順序語句塊賦值語句左邊必須為reg型變量@[敏感信號列表]@[敏感信號列表]實際上是一個時序控制結構，它是可綜合always塊中的唯一時序控制結構。模塊體包含任意數目的過程語句，當模塊體只有一條語句時，定界符begin和end可以省略；一種是電平敏感型一種是邊緣敏感型對于組合電路，一般采用電平觸發；對于時序電路，一般由時鐘邊沿觸發。敏感信號分類1、條件語句（if語句）VerilogHDL有3種形式的if語句：if(condition_expr)true_statement;else

false_statement;condition_expr=

0、x或z，“假”condition_expr=

1，“真”if(condition_expr)true_statement;if(condition_expr)true_statement;elsefalse_statement;if(condition_expr1)true_statement1;elseif(condition_expr2)true_statement2;elseif(condition_expr3)true_statement3;……elsedefault_statement;例題1使用if-else語句對4選1數據選擇器的行為進行描述。modulemux4to1_bh(D,S,Y);

input[3:0]D;//輸入端口

input[1:0]S;//輸入端口

outputregY;

always@(D,S)

if(S==2’b00)Y=D[0];

elseif(S==2’b01)Y=D[1];

elseif(S==2’b10)Y=D[2];

elseY=D[3];endmodule使用if-else語句對8選1數據選擇器的行為進行描述。作答正常使用主觀題需2.0以上版本雨課堂主觀題10分2、多路分支語句（case語句）case(case_expr)item_expr1:statement1;begin

賦值語句1；……賦值語句n；

enditem_expr2:statement2;……default:default_statement;//default語句可以省略endcase每個分支項中的語句可以是單條語句也可以是多條語句；各個條件不存在優先權差別；存在2種變體casez和casex；casez將z視為無關值casex將z和x都視為無關值

無關值也可以用“？”表示例題24選1數據選擇器。En=0，數據選擇器工作；En=1，禁止工作，輸出為0。modulemux4to1_bh(D,S,Y,En);

input[3:0]D,[1:0]S;

inputEn;

outputregY;

always@(D,S,En)begin

if(En==1)Y=0;//En=1時，輸出為0

else

//En=0時，選擇器工作

case(S)2’d0:Y=D[0];2’d1:Y=D[1];2’d2:Y=D[2];2’d3:Y=D[3];

endcaseendendmodule

如何將多個子模塊組合起來，描述比較復雜的設計？自頂向下（top-down）

自底向上（bottom-up）“自頂向下”分析的層次結構圖四、分層次的電路設計

“自底向上”設計步驟：1、用兩個邏輯門實現半加器；2、由兩個半加器構成1位全加器；3、4個全加器級聯，實現4位二進制數加法器。（1）用邏輯門實現半加器//******半加器******modulehalfadder(S,C,A,B);inputA,B;outputS,C;xor（S,A,B）;//實例引用邏輯門原語

and(C,A,B);endmodule（2）用半加器構成1位全加器//******1位全加器******modulefulladder(Sum,Cout,A,B,Cin);

inputA,B,Cin;

outputSum,Cout;

wireS1,D1,D2;//內部節點

halfadder

HA1(.A(A),.B(B),.S(S1),.C(D1));

halfadderHA2(.A(S1),.B(Cin),.S(Sum),.C(D2));

org1(Cout,D2,D1);

endmodule//******半加器******modulehalfadder(S,C,A,B);

inputA,B;

outputS,C;xor（S,A,B）;//實例引用邏輯門原語

and(C,A,B);endmodule（3）四個1位全加器級聯，實現4位二進制加法器//******4位加法器******module_4bit_adder(S,C3,A,B,C_1);

input[3:0]A,B;

inputC_1;

output[3:0]S;

outputC3;

wireC0,C1,C2;//聲明模塊內部的連接線

fulladderU0_FA(S[0],C0,A[0],B[0],C_1);

fulladderU1_FA(S[1],C1,A[1],B[1],C0);

fulladderU2_FA(S[2],C2,A[2],B[2],C1);

fulladderU3_FA(S[3],C3,A[3],B[3],C2);endmodulemodulefulladder(Sum,Cout,A,B,Cin);4位二進制加法器設計2、模塊實例引用的格式位置關聯法：父模塊與子模塊的端口按照位置（即端口排列次序）對應關聯。名稱關聯法：父模塊與子模塊之間的端口直接通過名稱建立連接關系，不需要考慮端口的排列次序。module_nameinstance_name(port_associations);子模塊名實例引用名父、子模塊端口的關聯方式（1）端口位置關聯//******4位加法器******module_4bit_adder(S,C3,A,B,C_1);

input[3:0]A,B;inputC_1;

output[3:0]S;

outputC3;

wireC0,C1,C2;//聲明模塊內部的連接線

fulladderU0_FA(S[0],C0,A[0],B[0],C_1);

fulladderU1_FA(S[1],C1,A[1],B[1],C0);

fulladderU2_FA(S[2],C2,A[2],B[2],C1);

fulladderU3_FA(S[3],C3,A[3],B[3],C2);endmodule子模塊聲明語句modulefulladder(Sum,Cout,A,B,Cin);實例引用模塊fulladderU0_FA(S[0],C0,A[0],B[0],C_1)；（2）端口名稱關聯當端口較多時，建議使用名稱關聯的方法。//******1位全加器******modulefulladder(Sum,Cout,A,B,Cin);

inputA,B,Cin;

outputSum,Cout;

wireS1,D1,D2;//內部節點

halfadderHA1(.A(A),.B(B),.S(S1),.C(D1));

halfadderHA2(.A(S1),.B(Cin),.S(Sum),.C(D2));

org1(Cout,D2,D1);

endmodule子模塊聲明語句modulehalfadder(S,C,A,B);實例引用子模塊

halfadderHA2(.A(S1),.B(Cin),.S(Sum),.C(D2));子模塊端口名稱父模塊端口名稱3、模塊端口數據類型父模塊子模塊inputwirereg或wireoutputreg或wirewirewirewireinout圖10.1.1傳統數字系統設計方法自底向上圖10.1.2現代數字系統設計方法自頂向下

“編碼”（Coding）——為了區分一系列不同的事物，將其中的每個事物用一個二值代碼表示。

編碼器（Encoder）的邏輯功能：把輸入的每一個高、低電平信號變成一個對應的二進制代碼。例：大寫英文字符“A”的ASCII編碼為“1000001”。1.普通編碼器工作原理如：8個輸入狀態，需要3位二進制編碼。輸入：I0~I7

八個高電平信號；輸出：Y2Y1Y0，3位二進制代碼。圖13位二進制普通編碼器框圖8線︱3線編碼器要求任何時刻只允許輸入一個待編碼的信號，否則會發生混亂。一、普通編碼器

輸入

輸出I0I1I2I3I4I5I6I7Y2Y1Y01000000000001000000001001000000100001000001100001000100000001001010000001011000000001111表13位二進制普通編碼器真值表由于普通編碼器在任何時刻I0~I7

當中僅有一個取值為1，即只有真值表中所列的8種狀態，而且它的（28-8）種狀態均為約束項。因此，由真值表可得到邏輯式：

或門實現≥1≥1≥1圖23位二進制編碼器或門實現電路圖2.普通編碼器門級電路設計

與非門實現圖33位二進制編碼器與門實現電路圖如何用與非門實現8421-BCD碼普通編碼器？思考3.普通編碼器Verilog-HDL設計//普通8線-3線編碼器設計moduleencode8_3(a,b);input[7:0]a;wire[7:0]a;output[2:0]b;reg[2:0]b;always@(a)begin

case(a)8’b0000_0001:b<=3’b000;8’b0000_0010:b<=3’b001;8’b0000_0100:b<=3’b010;8’b0000_1000:b<=3’b011;8’b0001_0000:b<=3’b100;8’b0010_0000:b<=3’b101;8’b0100_0000:b<=3’b110;8’b1000_0000:b<=3’b111;default:b<=3’b000;

endcaseendendmodule1.優先編碼器工作原理圖174LS148片腳圖

特點：允許同時輸入兩個以上編碼信號。不過在設計優先編碼器時已經將所有的輸入信號按優先順序排了隊，當幾個輸入信號同時出現時，只對其中優先權最高的一個進行編碼。

下面以圖1所示8線-3線優先編碼器74LS148為例分析優先編碼器的工作原理。二、優先編碼器表174LS148優先編碼器真值（功能）表輸入輸出STIN0IN1IN2IN3IN4IN5IN6IN7Y2Y1Y0YEXYS1××××××××11111011111111111100×××××××0000010××××××01001010×××××011010010××××0111011010×××01111100010××011111101010×011111111001001111111111011－高電平，0－低電平，×－任意，輸入低電平有效。選通輸入端，低電平有效。擴展端，低電平有效。選通輸出端，高電平有效。◆若不考慮附加電路ST、YS、YEX，則輸出方程為：

◆考慮的影響：

（ST為0時所有輸出封鎖在高電平！）

◆YS為選通輸出端，其表達式為：

此式表明：只有當所有的編碼輸入端均為高電平（即沒有編碼輸入），且ST=1（）時，YS

才為低電平。YS為低電平表示“電路工作，但無編碼輸入”。

（功能表第二行所示）

◆為擴展端，用于擴展編碼功能，其表達式為：

◆在，且有編碼輸入的工作狀態下，允許當中同時有幾個輸入端低電平（即允許同時有多個編碼請求），且其中優先權最高，優先權最低。

此式表明：只要任何一個編碼輸入端有低電平信號輸入（即有編碼信號），且ST=1（即

），即為低電平。所以，低電平信號輸出表示“電路工作，且有編碼輸入”。

小結：◆為使能輸入端，低電平有效。

◆為使能輸出端，通常接至高位芯片的端，和配合可以實現多級編碼器之間的優先級別的控制。◆為擴展輸出端，是控制標志。表示是編碼輸出；

表示不是編碼輸出。

2.優先編碼器門級電路設計圖274LS148優先編碼器邏輯電路圖≥1&≥1&&&&≥1&&&&≥1&&&&...............11.11.11.11.1111................YS(15)YEX(14)Y0(9)Y1(7)Y2(6)(5)ST(4)IN7(3)IN6(2)IN5(1)IN4(13)IN3(12)IN2(11)IN1(10)IN0

3.優先編碼器Verilog-HDL設計//8線-3線優先編碼器設計moduleencode8_3pri(none_on,outcode,a,b,c,d,e,f,g,h);outputnone_on;output[2:0]outcode;inputa,b,c,d,e,f,g,h;reg[3:0]outtemp;assign{none_on,outcode}=outtemp;always@(aorborcordoreorforgorh)begin

if(h)outtemp=4'b0111;esleif(g)outtemp=4'b0110;esleif(f)outtemp=4'b0101;esleif(e)outtemp=4'b0100;esleif(d)outtemp=4'b0011;esleif(c)outtemp=4'b0010;esleif(b)outtemp=4'b0001;esleif(a)outtemp=4'b0000;esleouttemp=4'b1000;endendmodule描述方案一//8線-3線優先編碼器設計moduleprio_encode_8_3(input[7:0]in,

outputreg[2:0]encode_out);always@*begin

casez(in)8’b1???????:encode_out=3’b000;8’b01??????:encode_out=3’b001;8’b001?????:encode_out=3’b010;8’b0001????:encode_out=3’b011;8’b00001???:encode_out=3’b100;8’b000001??:encode_out=3’b101;8’b0000001?:encode_out=3’b110;8’b00000001:encode_out=3’b111;endcaseendendmodule描述方案二譯碼器定義◆邏輯功能：將每個輸入的二進制代碼對應輸出為高、低電平信號。◆譯碼是編碼的反操作。◆常用的譯碼器有二進制譯碼器（binarydecoder）、二—十進制譯碼器（binary-codeddecimaldecoder）、顯示譯碼器（displaydecoder）等。三、二進制譯碼器（最小項譯碼器）3位二進制（3線－8線）譯碼器框圖和真值表如下所示：圖13線－8線譯碼器框圖輸入輸出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000表13線－8線譯碼器真值表

3位二進制（3線－8線）譯碼器的VerilogHDL設計如下：//3線-8線譯碼器設計moduledecode_3_8(input[2:0]in,

outputreg[7:0]y);always@*begin

casez(in)3’b000:y=8’b00000001;3’b001:y=8’b00000010;3’b010:y=8’b00000100;3’b011:y=8’b00001000;3’b100:y=8’b00010000;3’b101:y=8’b00100000;3’b110:y=8’b01000000;3’b111:y=8’b10000000;endcaseendendmodule1.二極管與門陣列譯碼電路工作原理圖2二極管與門陣列構成的3位二進制譯碼器電路圖1(3V)1(3V)0(0V)+5V0.7V3.7V0.7V0.7V0.7V0.7V0.7V0.7V優點：結構簡單，易于集成。

因此，二極管門陣列譯碼器通常用于大規模（LSI）集成電路中。缺點：◆

電路的輸入電阻較低而輸出電阻較高；◆

輸出的高、低電平信號發生偏移（0.7V）。2.三極管集成二進制譯碼器電路

中規模（MSI）集成電路通常采用三極管集成門（如TTL）電路。下面以74LS1383線－8線譯碼器為例來分析集成譯碼器的工作原理：圖374LS138片腳圖及實物圖◆74LS138片腳圖◆74LS138內部邏輯圖&&&&&&&&1111111&表274LS138功能表◆74LS138功能表（一）在存儲器中的應用

用作地址譯碼器或指令譯碼器，譯碼器輸入地址碼，輸出為存儲單元地址。如n位地址線可尋址2n個單元。圖4隨機存儲器RAM的基本結構3、譯碼器應用示例（二）擴展應用在需進行大容量譯碼時，可將芯片進行擴展。圖2用兩片74LS138接成的4線-16線譯碼器

用2線-4線和4線-10線譯碼器擴展成5線-32線譯碼器。圖3利用BIN/OCT和BCD/DEC構成5線-32線譯碼器（三）實現邏輯函數

由于n變量二進制譯碼器可以提供變量的2n個最小項非的輸出，而任何邏輯函數均可化為最小項之和的標準形式，所以利用二進制譯碼器和一些必要的邏輯門可以實現任意的組合邏輯函數。

試用74LS138和與非門設計一個多輸出的組合邏輯電路。輸出的邏輯函數為：將邏輯函數轉換成最小項之和的形式，再變換成最小項取反的形式：

作答正常使用主觀題需2.0以上版本雨課堂主觀題10分注：實現多變量譯碼輸入的邏輯函數時，可以先擴展再按上述方法實現。如何用74LS138實現下列組合邏輯函數？思考（4）二進制譯碼器還可作數據分配器使用。1、顯示譯碼器組成

邏輯功能：將數字（0～9）、文字、符號（A~F)等的二進制代碼翻譯并顯示出來的電路叫顯示譯碼器。它包括譯碼驅動電路和數碼顯示器兩部分。按發光物質分，數碼顯示器可以分為以下四種類型：

◆半導體顯示器：亦稱發光二極管（LED）顯示器；

◆熒光數字顯示器：如熒光數碼管、場效發光數字板等；

◆液晶數字顯示器：如液晶顯示器（LCD)、電泳顯示器等；

◆氣體放電顯示器：如輝光數碼管、等離子顯示板等。四、顯示譯碼器LED(LightEmittingDiode)的顯示電路——半導體數碼管（八段）外形圖及等效電路缺點:

工作電流較大，每一段工作電流在10mA左右。優點:

工作電壓低、體積小、壽命長、可靠性高，響應時間短（），亮度較高。2、顯示譯碼器工作原理及設計abfgecd?共陽極數碼管： 亮：邏輯“0”

滅：邏輯“1”(一)邏輯抽象 十進制0～9十個字符可由七段組合而成。(二)列真值表(設采用共陽極數碼管)DCBAabcdefg顯示000000000010000110011111001000100102001100001103010010011004010101001005011001000006011100011117100000000008100100001009abfgecd?DCBA0001111000011110dDCBA0001111000011110aDCBA0001111000011110bDCBA0001111000011110cDCBA0001111000011110eDCBA0001111000011110fDCBA0001111000011110g(三)畫卡諾圖 (四)邏輯圖★A3~A0是字型譯碼器輸入的BCD地址代碼。★Ya~Yg表示段位顯示代碼。規定燈亮為“1”，不亮為“0”。所以輸出為高電平，可以驅動共陰極LED數碼管。（五）封裝形成七段字型集成譯碼器74xx48

7448驅動BCD七段字符譯碼顯示電路：圖17448驅動BS201A（a）接線圖（b）七段顯示字型數碼顯示電路譯碼驅動電路十六進制數七段LED顯示譯碼器，驅動共陽數碼管；把一個4位十六進制數輸入，轉換為驅動7段LED顯示管的控制邏輯；1位小數點用dp表示。（六）

十六進制數七段LED顯示譯碼器//16進制數七段LED顯示譯碼器設計modulehex_7seg(input[3:0]hex,

inputdp,

outputreg[7:0]sseg);

always@*

begincase(hex)4’h0:sseg[6:0]=7’b0000001;4’h1:sseg[6:0]=7’b1001111;4’h2:sseg[6:0]=7’b0010010;4’h3:sseg[6:0]=7’b0000110;4’h4:sseg[6:0]=7’b1001100;4’h5:sseg[6:0]=7’b0100100;4’h6:sseg[6:0]=7’b0100000;4’h7:sseg[6:0]=7’b0001111;4’h8:sseg[6:0]=7’b0000000;4’h9:sseg[6:0]=7’b0000100;4’ha:sseg[6:0]=7’b0001000;4’hb:sseg[6:0]=7’b1100000;4’hc:sseg[6:0]=7’b0110001;4’hd:sseg[6:0]=7’b1000010;4’he:sseg[6:0]=7’b0110000;4’hf:sseg[6:0]=7’b0111000;endcasesseg[7]=dp;endendmodule1、數據選擇器工作原理

數據選擇器完成從一組輸入數據中選出某一個的功能，它與數據分配器的功能正好相反，是一種稱為數據選擇器（DataSelector）或多路開關（Multiplexer）的邏輯電路。圖1數據選擇器原理框圖五、數據選擇器

2、4選1數據選擇器門級電路設計

3、

數據選擇器的Verilog-HDL設計4選1多路選擇器的if-else語句描述4選1多路選擇器的case語句描述modulemux41_if(inputin0,in1,in2,in3,

inputs0,s1,

outputregout//out聲明為reg類型)

;

always@*

begin

if({s1,s0}==2’b00)out=in0;

elseif({s1,s0}==2’b01)out=in1;

elseif({s1,s0}==2’b10)out=in2;

elseout=in3;endendmodulemodulemux41_case(inputin0,in1,in2,in3,

inputs0,s1,

outputregout//out聲明為reg類型)

;

always@*

begin

case({s1,s0})

2’b00:out=in0;2’b01:out=in1;2’b10:out=in2;default:out=in3;

endcaseendendmodule（一）八選一數據選擇器74XX151八選一MUX需要3個選擇輸入端，8個數據輸入端，并有互補的原碼和反碼兩種輸出形式。圖274151慣用邏輯符號表274151真值表4、MSI數據選擇器D0D1D2D3D4D5D6D7A0A1A274151STYY原碼反碼數據輸出數據輸入選擇輸入選通輸入（二）雙4選1數據選擇器74XX15374153包含兩個完全相同的4選一MUX，兩個MUX有公共的地址輸入端，而數據輸入和輸出端各自獨立。通過給定不同的地址代碼（),即可從4個輸入數據中選出所需要的一個，并送至輸出端Y。

74153的慣用邏輯符號和真值表如下：圖274153慣用邏輯符號表274153真值表D0D1D2D3D4A0A174153STY數據輸出選擇輸入選通輸入

5、集成數據選擇器的擴展（一）雙四選一MUX74LS153擴展成8選一MUX圖3用雙四選一MUX74153組成8選一MUX示意圖（二）16選1MUX74150擴展成32選1MUX圖4兩片16選1數據選擇器擴展為32選1數據選擇器（三）16選1MUX擴展成64選1MUX圖54片16選1數據選擇器擴展為64選1數據選擇器6、用數據選擇器設計組合邏輯電路

原理：若邏輯函數變量的數目與數據選擇器選擇輸入端的數目相等，則函數最小項的數目就與數據選擇器輸入端的數目相同，這樣可以直接用數據選擇器實現邏輯函數。

試用74151實現邏輯函數F(A,B,C)=AB+AC+BC首先將邏輯函數化成標準最小項之和：

圖6用8選1MUX-74151實現3變量組合邏輯電路

已知74151構成的邏輯電路如圖所示，該電路的輸出函數表達式為（）

ABCD提交

D0D1D2D3D4D5D6D7A0A1A274151STYABC01F單選題2分試用一片74151實現邏輯函數首先將D變量作為引入變量得到邏輯函數的真值表和降階卡諾圖如下：ABCFDi0001D00010D10100D2011DD31000D4101D51100D6111DD7

100D00D

試用4選1數據選擇器實現交通信號燈監視電路。（1）依題意可列真值表如下：(3)選用半片74153實現的電路連接圖為：（2）則電路的邏輯函數表達式為：

數值比較器(DigitalComparator)是實現兩個數值之間的大、小、相等比較，或只是比較二者是否相等的邏輯功能電路。1、1位數值比較器工作原理六、數值比較器

一位二進制數比較器是它的基礎，其真值表如下表所示:in0和in1是一位輸入比較信號lt、eq和gt分別是兩個輸入信號大小的比較結果一位二進制比較器的真值表//1位二進制比較器設計modulecomp_1(inputin0,in1,outputreggt,eq,It);

always@*

begingt=0;eq=0;It=0;

if(in0>in1)gt=1;

if(in0==in1)eq=1;

if(in0<in1)It=1;endendmodule在always塊內if語句之前，需要對gt，eq和lt都賦值為0。1位二進制比較器的VerilogHDL描述2、多位數值比較器工作原理

在比較兩個多位數的大小時，必須自高而低的逐位比較，而且只有在高位相等時，才需比較較低位。級聯信號輸入端A>B、A<B和A=B

，接收來自低位比較器的輸出結果。在單獨使用或作為最低位片使用時，A>B、A<B應置0，A=B置１。<=>COMPP<QP=QP>QYA=BYA>BYA<BA0A1A2A3A<BA=BA>BB0B1B2B3圖14位數值比較器CC14585邏輯符號輸入輸出A3B3A2B2A1B1A0B0A>BA<BA=BYA>BYA<BYA=BA3>B3×××××××××100A3<B3×××××××××010A3=B3A2>B2×××××××100A3=B3A2<B2×××××××010A3=B3A2=B2A1>B1×××××100A3=B3A2=B2A1<B1×××××010A3=B3A2=B2A1=B1A0>B0×××100A3=B3A2=B2A1=B1A0<B0×××010A3=B3A2=B2A1=B1A0=B0100100A3=B3A2=B2A1=B1A0=B0010010A3=B3A2=B2A1=B1A0=B0001001表14位數值比較器CC14585真值表CC14585邏輯函數表達式：圖24位數值比較器CC14585門級邏輯電路圖11111111111&&&&&&&&&&&&≥1≥1≥1≥1≥111&1111≥1A3B3A2B2A1B1A0B0IA<BIA=BIA>BYA<BYA=BYA>B//多位數值比較器設計modulecomp_N#(parameterN=8)(input[N-1:0]in0,in1,outputreggt,eq,It);

always@*

begingt=0;eq=0;It=0;

if(in0>in1)gt=1;

if(in0==in1)eq=1;

if(in0<in1)It=1;endendmodule多位數值比較器的VerilogHDL描述輸入數據位數可變的N位二進制數比較器。仿真時，默認N=8。3、MSI數值比較器的擴展應用FA＜BFA＝BFA＞BCOMP高位片A4A5A603PA7QP＜QP＝QP＞Q＜＝＞03B4B5B6B7COMP低位片A0A1A203PA3QP＜QP＝QP＞Q＜＝＞03B0B1B2B31圖34位數值比較器擴展成8位數值比較器

(一)級聯擴展由圖可見，低４位的比較結果作為高４位的條件。級聯擴展法結構簡單，但運算速度低。

(二)并聯擴展COMP003PQP＜QP＞Q＜＝＞03COMP4A3P＜QP＞Q＜＝＞B3001A2B2A1B1A0B0P＝QCOMP103PQP＜QP＞Q＜＝＞03COMP203PQP＜QP＞Q＜＝＞03COMP303PQP＜QP＞Q＜＝＞03A0A3B0B3A4A7B4B7A8A11B8B11A12A15B12B15001001001001圖5并聯方式擴展16位數值比較器并聯擴展采用兩級比較法，各組的比較是并行進行的，因此運算速度比級聯擴展快。

兩個二進制數之間的算術運算無論是加、減、乘、除，目前在數字計算機中都是化為若干步加法運算和移位進行的。因此，加法器是構成算術運算器的基本單元。目前，常用加法器分類如下：加法器1位加法器多位加法器半加器全加器串行進位加法器超前進位加法器七、加法器1、1位加法器（一）半加器（Half-adder）

若不考慮有來自低位的進位將兩個1位二進制數相加，稱為半加。實現半加運算的電路叫做半加