7.2

模數轉換7.2.1A/D轉換的基本原理

A/D轉換就是把模擬電壓量uI轉換成為與它成比例的二進制數字量Dn。

A/D轉換轉換過程通過取樣、保持、量化和編碼四個步驟完成。量化：就是把幅值可連續變化的電壓轉化成為所規定的單位量化電壓的整數倍。編碼：就是把量化的結果用代碼表示。(1)A/D轉換器功能框圖ADC最大的輸入電壓為Uimax=（2n-1）V

V

——ADC的單位量化電壓，即最小分辨率。1、輸入輸出關系uI——直流或緩慢變化的電壓Dn

=[uI/V

][uI/V

]——將商uI/V

取整(2)ADC的輸出2．取樣由于輸入電壓在時間上是連續的，故只能在特定的時間點對輸入電壓取樣。按取樣定律，要正確恢復輸入電壓uI，取樣脈沖的頻率必須高于輸入模擬信號最高頻率分量的兩倍。取樣結束后需要保持到下一次采樣時刻，以便將這些取樣值轉換成數字量輸出。模數轉換一般需要增加一個取樣-保持過程。它按一定采樣周期把時間上連續變化的信號周期變為時間上離散的信號。對uI取樣-保持過程取樣-保持過程3、量化和編碼由于輸入電壓的幅值是連續變化的，它的幅值不一定是其量化單位的整倍數，所以量化過程會引入誤差，這種誤差叫量化誤差。量化后的信號只是一個幅值離散的信號，為了對量化后的信號進行處理，還應該把量化的結果用二進制代碼或其它形式表示出來，這個過程就叫做編碼。量化的方法一般有兩種：只舍不入法和有舍有入法。0~0.7V的模擬信號轉化為3位二進制數碼的量化過程方法二（四舍五入法）它的最大量化誤差為

0.05

方法一（只舍不入法）它的最大量化誤差為

0.1

1.采樣——保持電路原理圖模擬開關、存貯電容和兩個緩沖放大器。電路組成：7.2.2采樣-保持電路2.工作原理(1)當控制信號uD為高電平時，模擬開關T導通，電容C上的電壓uC跟隨輸入電壓uI變化，A2的輸出uO與輸入模擬信號uI相同，為該時刻的采樣值。當采樣控制信號uD為低電平時，模擬開關T截止，uC保持不變，A2的輸出為上一次采樣結束時的電壓。3.A/D轉換器的分類(1)按轉換速度分由高到低并行比較型、逐次漸近型和雙積分型。(2)按有無中間參數分直接轉換型和間接轉換型。把模擬輸入信號轉換成中間信號時間后，再轉換成數字信號。間接A/D轉換器一般又可以分為:a.電壓-頻率變換型把模擬輸入信號轉換成中間信號頻率后，再轉換成數字信號。b.電壓-時間變換型7.2.3并行比較型A/D轉換器電路由分壓、比較和編碼三部分組成。1.三位并行比較型ADC原理圖2.工作原理分壓電路由八個相同的電阻組成，它把基準電壓VREF分成八層。每層電平可用一個二進制數碼來表示。模擬輸入電壓uI與七個基準電壓同時進行比較。若uI低于基準電壓，比較器輸出為0；反之，輸出為1。3.模擬電壓、比較器輸出和輸出代碼之間的關系X6X5X4X3X2X1X000000000000001000001100001110001111001111101111111111111d2d1d0000001010011100101110111uI(0.000~0.125)VREF(0.125~0.250)VREF(0.250~0.375)VREF(0.375~0.500)VREF(0.500~0.625)VREF(0.625~0.750)VREF(0.750~0.875)VREF(0.875~1.000)VREF缺點：隨著分辨率的提高，比較器和有關器件按幾何級數增加，使得并行比較型ADC的制作成本較高。優點：轉換速度非常高，轉換時間只取決于比較器的響應時間和編碼器的延時，典型值為100ns，甚至更小。4.并行比較型A/D轉換器的特點7.2.4逐次漸進型A/D轉換器控制電路1.逐次漸進型A/D轉換器的方框圖組成：數碼寄存器D/A轉換器電壓比較器類似于天平稱物體重量。2.工作原理設有四個砝碼共重15克，每個重量分別為8、4、2、1克。待秤重量Wx=13克，秤量步驟：8g+4g8g+4g+2g8g+4g+1g8g8g<13g

12g<13g

14g>13g13g＝13g234

1砝碼重比較判斷順序保留保留保留撤去逐次漸近型A/D轉換器的基本工作原理：a.控制電路首先把寄存器的最高位置1，其它各位置0。b.D/A轉換器把寄存器的這個數值轉換成為相應的模擬電壓值uC。c.把uC與輸入的模擬量uI相比較，如果uC>uI

，應該使最高位為0；如果uC<uI

，所以應該保留這個1。d.再把次高位置1，并用同樣的方法判別次高位應該是1還是0。e.按照這樣的方法，依次進行，直到最低有效位的數值被確定，就完成了一次轉換。這時寄存器輸出的數碼就是輸入的模擬信號所對應的數字量。順序脈沖序數寄存器狀態Q7···Q0DAC輸出電壓uO(V)比較器輸出狀態該位數碼的留與舍1234567810000000110000001010000010110000101110001011110010111010101110112.8164.2243.5203.8724.0484.1364.0924.11410111011留舍留留留舍留留

3.A/D轉換器工作過程(uI

=4.115V，UΔ

=0.022V)

4.D/A轉換器輸出電壓uO的波形【例】4位逐次漸近型A/D轉換器如圖所示，設模擬輸入電壓uI=5.4V，DAC的單位量化電壓V△=0.5V。為了減小量化誤差，DAC的輸出減去V△/2的偏移量后得到ug。(1)試說明電路的主要組成部分。(2)試說明電路的工作原理。【解】(1)電路的主要組成部分：DAC、電壓比較器C、數碼寄存器FF0～FF3、移位寄存器、控制邏輯電路G1~G13

。(2)電路的工作原理轉換開始信號先將移位寄存器的輸出QAQBQCQDQEQF置成100000狀態。此時QF打開時鐘控制門，轉換開始。第一步：第1個脈沖的上升沿將4位寄存器的最高位Q3置1，而其它各位Q2Q1Q0清為0。這時DAC的輸出量化電壓uC為4V，比較電壓ug=3.75V，由于uI>ug，比較器輸出CO為低電平，封鎖了FF3的清0信號。同時，移位寄存器右移一位，輸出變成010000狀態。uI<

ug

，比較器輸出高電平放開FF2的清0信號控制門。移位寄存器右移變成001000狀態。第二步：第2個脈沖的上升沿使FF2的Q2置1，Q3保持為1狀態不變。ug=5.75V第三步：第3個脈沖的上升沿將寄存器的Q1置成1，并將Q2的1清除，ug為4.75V。由于uI>ug，比較器輸出為高電平1，移位寄存器成為000100狀態。由于uI>ug，比較器輸出為0，移位寄存器的輸出成000010狀態。第四步：第4個脈沖的上升沿將將寄存器的Q0置為1，Q1的1保持不變。ug=5.25VQF的高電平將將輸出控制門G8～G11打開，在輸出端得到轉換結果D。同時，QF關閉時鐘控制門，轉換結束。第五步：由于上一步比較器輸出為低電平0，第5個脈沖的上升沿保留Q0的1不變。移位寄存器的輸出右移成000001。脈沖序數寄存器狀態Q3···Q0ug/V比較器輸出狀態數碼的留與舍123410001100101010113.755.754.755.250100留舍留留轉換器工作過程(ui=5.4V)ug的波形圖優點：速度較快，電路結構簡單。缺點：抗干擾能力不理想。

5.A/D轉換器的特點7.2.5雙積分型A/D轉換器雙積分型A/D轉換器是一種電壓—時間變換型ADC。由于計數與

t成正比，從而把被測電壓轉換成為與之成正比的數字量。首先把被測電壓先轉換成與之成正比的時間間隔

t。1.基本概念然后利用計數器在

t時間間隔內對一已知恒定頻率fc的脈沖進行計數。2.雙積分A/D轉換器原理框圖電路組成：積分器、過零比較器、時鐘控制門、n位二進制計數器和定時器。Q=1時S1接-VREF。第二次，對恒定基準電壓

VREF進行定值積分，稱為比較階段。Q=0時S1接+uI；雙積分A/D轉換器在一次轉換過程中要進行兩次積分：第一次，對輸入電壓+uI進行定時積分，又稱為采樣階段。兩次積分具有不同的斜率，故稱為雙斜積分(簡稱為雙積分)A/D轉換器。2.工作原理(1)首先控制信號提供清零脈沖CR，n位計數器和定時器清零。S2短時閉合，積分電容放電。(2)Q=0時S1接+uI積分器對輸入電壓uI積分，輸出電壓由于此時uO<0，比較器的輸出uC=1，門G打開，計數器計數，在2n個脈沖后，采樣結束。在采樣結束時刻t1，積分器的輸出電壓為隨著采樣結束，定時器Q=1，使電子開關S1與B端接通，積分器轉入下一階段。輸出電壓:(3)積分器對基準電壓-VREF進行反向積分，計數器從零開始重新計數。雙積分A/D轉換的工作波形當t=t2時uO=0，計數器停止計數，即令

t=t2-t1，則第二次積分結束時，計數器的數值缺點：轉換速度慢完成一次A/D轉換一般需幾十毫秒以上。可見，若T1取20ms的整倍數，雙積分A/D轉換器具有極強的抗50Hz工頻干擾的能力。3.轉器的特點優點：抗干擾能力強。7.2.6∑-Δ轉換器20世紀90年代以來，在一片混合信號CMOS大規模集成電路上將抽樣、量化、數字信號處理融為了一體，從而獲得了低價格、高分辨率的∑-Δ型ADC。∑-Δ型ADC分辨率高達24位，主要應用于高精度數據采集特別是數字音響、多媒體等電子測量領域。∑-ΔADC采用增量編碼方式。即根據后一個量值與前一個量值的差值的大小來進行量化編碼，若是比前一個大,則輸出"1",反之,則輸出"0",最后通過把這些"1"或者"0"累加起來,也就成了數字輸出,另一方面,把這個數字信號DAC反饋回去和下一個模擬信號進行比較。∑-Δ轉換器又稱為過采樣轉換器。工作原理：與積分型ADC相似，即將輸入電壓轉換成時間（脈沖寬度）信號，再用數字濾波器處理后得到數字值。∑-Δ型ADC由模擬∑-Δ調制器和數字抽取濾波器組成。∑-Δ調制器主要完成信號抽樣及增量編碼，它給數字抽取濾波器提供增量編碼即∑-Δ碼。數字抽取濾波器完成對∑-Δ碼的抽取濾波，把增量編碼轉換成高分辨率的線性脈沖編碼調制的數字信號。∑-ΔADC原理圖主要組成：積分器、比較器、1位DA轉換器和數字濾波器。工作原理:時鐘脈沖CP通過D觸發器控制積分器輸入端模擬開關S1的切換。若積分器輸出uO>0，比較器輸出CO為“0”。時鐘脈沖CP使D觸發器輸出Q為“0”，控制S1切向VREF。積分器反向積分，輸出uO下降。

uk=uI+VREF>0積分器輸入當uO≤0時,比較器輸出為“1”，CP使D觸發器輸出Q為“1”，開關S1接通-VREF,如此循環,積分器以TCP為積分區間對uk

進行分段積分。uO的變化周期決定了D觸發器輸出序列信號的周期。若在一個序列周期中，D觸發器輸出高電平“1”的CP周期數為n，低電平“0”的周期數為m。積分器正向積分，uO上升。uk=uI-VREF<0積分器對uk

反向積分的總時間為m個時鐘周期mTCP，對uk正向積分的總時間為nTCP。則序列周期設uI在轉換過程中不變，積分器在一個序列周期的輸出為

T=(m+n)TCP

由于uO也以序列信號的周期T變化，所以等于初始值uO(t0)，故由此可得：連續不斷地對輸入模擬信號uI和基準參考電壓VREF的和或差進行積分，將輸入模擬量轉換成波特率等于時鐘頻率的周期性串行數字信號序列。該序列周期信號中的高電平“1”和低電平“0”的位數之差與序列周期之比也等于輸入模擬信號uI和基準參考電壓VREF之比。對D觸發器輸出的串行信號序列進行數字濾波，運算后即得與輸入模擬信號成正比的數字量。用數字抽取濾波器測量出串行輸出信號序列的n和m，計算出2n(n-m)/(n+m)，即可得到A