可編程器件設(shè)計主講：涂勇日期：Sunday,March16,2025版次：V2.0概述發(fā)展歷程設(shè)計方法器件選型VerilogHDL設(shè)計案例一、概述隨著微電子技術(shù)的發(fā)展，設(shè)計與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨立承擔(dān)。系統(tǒng)設(shè)計師們更愿意自己設(shè)計專用集成電路芯片。FPGAASIC設(shè)計成本小批量大批量開發(fā)周期短長器件性能較好好設(shè)計風(fēng)險大小設(shè)計制造成本比較費用（無單位）數(shù)量（片）交叉點向右移動FPGA適用于小批量，ASIC適用于大批量。根據(jù)工藝結(jié)構(gòu)及生產(chǎn)條件的不同，一般當(dāng)需求數(shù)量在10K－100K之間時，F(xiàn)PGA和ASIC的費用接近。目前FPGA和ASIC的價格都在降低，但是FPGA由于應(yīng)用廣泛，降低價格的速度大于ASIC，因此下圖中的交叉點正在向右移動。二、可編程器件的發(fā)展歷程PLD的雛形早期的PLD現(xiàn)在的PLDPLD的發(fā)展方向2.1PLD的雛形PROM，可編程只讀存儲器；EPROM，紫外線可擦除EPROM；EEPROM，電可擦除EPROM；FLASHMEMORY。最早的可編程器件是可編程存儲器。由于結(jié)構(gòu)的限制，它們只能完成簡單的數(shù)字邏輯功能。PROM熔絲型PROM存儲單元由三極管和穿在發(fā)射極的快速熔斷絲組成，寫入數(shù)據(jù)時只需要將存入0的那些存儲單元上的熔絲燒斷就行了。圖1、熔絲型PROM存儲單元圖2、PROM結(jié)構(gòu)原理圖EEPROMEEPROM的存儲單元采用了浮柵隧道氧化層MOS管，可以實現(xiàn)電可擦除。由于擦除和寫入時需要加高電壓脈沖，而且擦、寫時間較長，所以EEPROM大多數(shù)情況下做ROM用。圖3、FLOTOX管結(jié)構(gòu)和符號圖4、EEPROM存儲單元的三種工作狀態(tài)（a）讀出（b）擦除寫1（c）寫入寫0FLASHMEMORYFLASHMEMORY同EEPROM一樣，都是應(yīng)用隧道效應(yīng)進(jìn)行；FLASH存儲單元減少了一個MOS管，增加了集成度；圖5、快閃存儲器中的疊柵MOS管2.2早期的PLDPAL可編程陣列邏輯GAL通用陣列邏輯PLA可編程邏輯陣列早期的PLD都是以乘積項的形式完成大量的組合邏輯功能。但缺點就是結(jié)構(gòu)過于簡單，只能實現(xiàn)較小規(guī)模的設(shè)計。PALPAL是MMI公司70年代末的產(chǎn)品，它采用雙極型熔絲工藝制作。由可編程與邏輯陣列、固定的或邏輯陣列和輸出電路三部分組成；圖5、PAL器件基本電路結(jié)構(gòu)8.3.1GALLATTICE于1985年首先推出GAL，采用EEPROM工藝，EPLD的雛形。圖5、PAL器件基本電路結(jié)構(gòu)PLA有熔絲工藝和EEPROM工藝兩種。圖8.2.1PLA的基本電路結(jié)構(gòu)2.3目前的PLDEPLD:ErasableprogrammablelogicdeviceFPGA:Fieldprogrammablegatearray20世紀(jì)80年代中期，ALTERA和XILINX分別推出了EPLD器件和FPGA器件。之后可編程器件按照摩爾定律高速發(fā)展直到現(xiàn)在。2.3.1EPLDEPLD:采用EEPROM或FLASH工藝，具有低功耗、高噪聲容限、集成度高和成本低等特點。EPLD由于生產(chǎn)工藝的原因，芯片容量較小，限制了它的應(yīng)用范圍。LATTICEEPLD器件結(jié)構(gòu)GLB結(jié)構(gòu)2.3.2FPGAFPGA主要有SRAM型和反熔絲型兩種：

SRAM型：靜態(tài)存儲單元由兩個CMOS倒相器接成一個環(huán)路形成一個雙穩(wěn)態(tài)器件，該狀態(tài)可以由字線選通位線上的外部信號傳過器件重寫以實現(xiàn)編程功能。目前我們使用的都是SRAM型的FPGA;

反熔絲型：非定型硅反熔絲通常采用一定的工藝使其積于盲孔層即金屬之間的空間，編程時，將具有一定脈寬的編程脈沖加于盲孔層之間，導(dǎo)致相應(yīng)位置的兩個金屬層之間的無定形硅層擊穿形成一個半導(dǎo)體通路。優(yōu)點：高速、穩(wěn)定，缺點：只能燒錄一次。目前，Actel和Quicklogic應(yīng)用此技術(shù)。ALTERA公司FPGA結(jié)構(gòu)ALTERA器件邏輯單元結(jié)構(gòu)ALTERA器件IO單元結(jié)構(gòu)特性 E2CMOSFlashSRAMAntifuse應(yīng)用器件EPLDEPLDFPGAFPGA重復(fù)編程能力

有

有

有

無在系統(tǒng)編程能力

有

有

有

無 (易揮發(fā))編程時間

快

中等

快

慢擦除時間

快

慢

快

無(一次編程)可測試性

完全

完全

完全

有限制

需外部硬件

無

無 EPROM 編程器其它

上電啟動

延遲

芯片工藝比較FPGAEPLDABC現(xiàn)場編程門陣列(FPGA)小邏輯結(jié)構(gòu)塊寄存器強(qiáng)化分布式互連機(jī)制速度慢,性能不可預(yù)測適合于“窄邏輯”功能數(shù)據(jù)通道隨機(jī)邏輯高密度或復(fù)雜

PLDs大邏輯結(jié)構(gòu)塊類似PLD的結(jié)構(gòu)集中式互連機(jī)制速度快,性能可預(yù)測適合于“寬邏輯”功能狀態(tài)機(jī)計數(shù)器EPLD和FPGA的區(qū)別EPLD基于EEPROM工藝，F(xiàn)PGA基于SRAM工藝；EPLD采用乘積項技術(shù)，F(xiàn)PGA基于查找表技術(shù)；FPGA器件掉電后，數(shù)據(jù)丟失必需在上電后重新編程

(上電延遲)，而EPLD不需要；FPGA的程序數(shù)據(jù)存放在EEPROM中，不易保密EPLD延時可預(yù)測，F(xiàn)PGA則采用的是無法預(yù)知延遲的互連機(jī)制；EPLD規(guī)模較小，一般只有萬門左右；FPGA可以很大，目前幾百萬門的FPGA層出不窮；FPGA需要

EPROM!!!EPLD結(jié)構(gòu)簡單，相比而言FPGA結(jié)構(gòu)靈活，適應(yīng)性廣，包含多種資源：LE、RAM、CAM、DSP、PLL等；FPGA的IO管腳多，最多可有超過1000個IO腳；EPLD價格便宜，但內(nèi)部資源太少；目前如果超過500個邏輯單元的應(yīng)用，使用FPGA性價比更高。門的概念門的概念：晶體管是微電子設(shè)計中的最小單元，一個與非門包括四個晶體管；任何邏輯函數(shù)式都可以變換成與－或表達(dá)式，也就是說用與或非門可以搭建出任何邏輯；數(shù)字集成電路是由晶體管組成，它可以完成任意數(shù)字電路；它的大小通過晶體管折換成門的數(shù)量來表示;BAFVCCBAF2.4PLD的發(fā)展方向工藝精：0.35um－>0.18um－>0.13um－>0.09um，直接導(dǎo)致了成本的降低和性能的增強(qiáng)；規(guī)模大:目前最大的FPGA已經(jīng)超過500萬門；功能全：PLD內(nèi)嵌各種功能的模塊，RISC，PowerPCProcessor，DSP，PLL，RAM等等；方向?qū)＃杭蓪Ｓ糜埠耍≒HY、SERDES等等），向ASIC靠攏。三、PLD設(shè)計方法設(shè)計準(zhǔn)備開始設(shè)計3.1設(shè)計準(zhǔn)備工作確定設(shè)計需求；選擇PLD芯片；設(shè)計軟件及設(shè)計語言的選擇3.1.1確定設(shè)計需求確定設(shè)計所需IO腳數(shù)量；估計設(shè)計所需邏輯單元；確定設(shè)計需要的MEMORY塊的數(shù)量；確定設(shè)計所需要的Fmax；確定設(shè)計所能提供的電壓和功率；確定FPGA設(shè)計的下載方式和實施方案。3.1.2PLD芯片選擇IO腳和Memory應(yīng)確保有20％的裕量，以利于設(shè)計修改和芯片布局；使用FPGA時，邏輯單元確保是估計值的兩倍；使用EPLD時，應(yīng)先做設(shè)計，再確定芯片；芯片速度應(yīng)滿足設(shè)計要求；確保核心電壓和IO電壓的提供，以及IO電壓的兼容問題；確定芯片的下載方式（JTAG、PS等）、并行還是串行下載，能否滿足要求。如有高速接口、PLL等特殊要求，需芯片支持。根據(jù)上一節(jié)的需求，選擇芯片：PLD的下載方式下載電纜下載（JTAG和PS)；PROM下載(PS),僅用于FPGA；CPU下載CPU下載CPU下載分別有JTAG下載和PS方式；公司已有通用電路；分為串行和并行方式；注意FPGA程序下載前和下載中時，IO管腳的特性。3.1.3設(shè)計軟件ALTERA:QuartusII、Max＋plusXILINX:Foudation，ISE

LATTICE:ispLever確定了PLD芯片就基本上確定了設(shè)計軟件VerilogHDL類似C，VHDL源于ADA語言；VerilogHDL精簡易讀、語法靈活，編程代碼量平均為VHDL語言的一半；一般認(rèn)為VerilogHDL在系統(tǒng)抽象方面比VHDL差一些，在開關(guān)電路描述方面比VHDL強(qiáng)；公司推薦規(guī)定使用VerilogHDL，并建議不使用原理圖。3.1.4設(shè)計語言3.2開始設(shè)計設(shè)計采取TOP-DOWN的設(shè)計方法：3.2.1系統(tǒng)劃分可編程器件設(shè)計方法上，業(yè)界普遍采用的方法是自頂向下（Top-Down）的設(shè)計方法：首先把系統(tǒng)劃分為若干個大的子模塊，把各個模塊之間的I/O關(guān)系和功能首先明確定義；大規(guī)模設(shè)計甚至需要確定子模塊在芯片中的具體位置；然后再對每個子模塊進(jìn)行細(xì)的劃分成若干模塊，再明確各個小的子模塊之間的I/O關(guān)系與功能，依次細(xì)分形成一個樹狀結(jié)構(gòu)。3.2.2行為級編程行為級描述主要描述系統(tǒng)的結(jié)構(gòu)和功能實現(xiàn)，并不關(guān)心如何實現(xiàn)。具有很高的抽象性；always@(posedge

clk)beginif(reset)counter<=3'b000;elseif(counter==3'b000)counter<=3'b111;elsecounter<=counter-1;end3.2.3編譯編譯的目的是為了把設(shè)計從行為級轉(zhuǎn)變?yōu)镽TL級(RegisterTransportLevel)。RTL級的描述就是用與、非門、觸發(fā)器等基本的門把電路描述出來。只有RTL級的描述才能輸出網(wǎng)表。在把行為方式描述的程序轉(zhuǎn)為RTL級的描述之后，用仿真工具進(jìn)行功能仿真形成功能描述的門級網(wǎng)表，功能仿真通過之后就可以利用綜合工具進(jìn)行綜合、實現(xiàn)了。三位減法器的RTL級描述：3.2.4功能仿真仿真過程不涉及到具體器件的硬件特征。輸入文件為：編譯產(chǎn)生的網(wǎng)表，編寫的輸入時序文件。輸出為：設(shè)計輸出時序文件如果輸出時序有誤，說明程序編寫有問題，直接修改程序即可。仿真軟件：ALTERA和XILINX的設(shè)計軟件都能提供內(nèi)嵌的自帶仿真工具和第三方仿真工具。3.2.5綜合綜合就是將RTL級的描述轉(zhuǎn)化成門級描述，并產(chǎn)生與具體器件相關(guān)的帶有布局布線產(chǎn)生的延遲信息的網(wǎng)表文件。綜合的工具可選用芯片廠商提供的軟件或者第三方綜合軟件。3.2.6實現(xiàn)實現(xiàn)就是根據(jù)綜合所產(chǎn)生的網(wǎng)表文件，把設(shè)計在FPGA內(nèi)部進(jìn)行布局布線。生成芯片可識別的數(shù)據(jù)（*.pof或其它格式文件）。這一過程由于跟芯片的內(nèi)部結(jié)構(gòu)密切相關(guān)，所以只能采用芯片廠商提供的軟件。3.2.7時序仿真布局布線以后，芯片的設(shè)計完成。這時需要對設(shè)計結(jié)果進(jìn)行驗證。時序仿真的步驟同功能仿真一樣，由于輸入網(wǎng)表是布局布線產(chǎn)生的延遲信息的網(wǎng)表文件，因此輸出波形較接近真實效果。如果結(jié)果不能滿足要求，需要確定是芯片性能不能滿足要求還是設(shè)計需要優(yōu)化，并采取相應(yīng)辦法解決。功能仿真圖時序仿真圖3.2.8下載調(diào)試用芯片廠商提供的專用下載電纜把數(shù)據(jù)文件下載到芯片中，即可開始調(diào)試。FPGA實測時序與時序仿真的時序基本相同，如果時序仿真考慮完備，而且仿真的輸入與實際情況相符，那么，調(diào)試過程就能很順利的進(jìn)行。設(shè)計時應(yīng)確保芯片中有足夠的測試管腳和邏輯容量供測試程序使用。四、器件選型PLD供應(yīng)商介紹EPLD器件介紹FPGA器件介紹Fmax介紹總結(jié)4.1PLD供應(yīng)商簡介目前世界上最主要的EPLD/FPGA供應(yīng)商有是Altera、Xilinx和Lattice，這三家公司的產(chǎn)品的市場占有率之和達(dá)70％以上。我司所使用的可編程器件絕大多數(shù)都是這三家公司的產(chǎn)品。

其它還有Actel，Atmel，Quicklogic，Cypress等公司的產(chǎn)品也各有特色，但是基于通用性的考慮，公司并沒有收錄進(jìn)通用器件庫。Lattice：Lattice是ISP技術(shù)的發(fā)明者，ISP技術(shù)極大的促進(jìn)了PLD產(chǎn)品的發(fā)展。1999年推出可編程模擬器件。99年收購Vantis（原AMD子公司），成為第三大可編程邏輯器件供應(yīng)商。2001年12月收購agere公司（原Lucent微電子部）的FPGA部門。EPLD性價比很高，但其大規(guī)模PLD的競爭力還不夠強(qiáng)。

主要產(chǎn)品有ispLSI2000/5000/8000，MACH4/5，ispMACH4000等，開發(fā)工具為ISELEVEL。

ALTERA：全球最大可編程邏輯器件供應(yīng)商，產(chǎn)品種類很全，性價比也較高。主要產(chǎn)品有：MAX3000A/7000AE，F(xiàn)ELX6KAPEX20KE，ACEX1K，Stratix，Cyclone等。配合使用Altera公司提供的免費OEMHDL綜合工具，如：LeonardSpectrum等可以達(dá)到較高的效率。現(xiàn)在主要推廣QuartusII軟件XILINX：FPGA的發(fā)明者，老牌PLD公司，全球第二大可編程邏輯器件供應(yīng)商。產(chǎn)品種類較全，主要有：XC9500/4000，Spartan，Vertex。開發(fā)軟件為Foundition和ISE。通常來說，在歐洲用Xilinx的人多，在日本和亞太地區(qū)用ALTERA的人多，在美國則是平分秋色。全球PLD/FPGA產(chǎn)品60%以上是由Altera和Xilinx提供的。可以講Altera和Xilinx共同決定了PLD技術(shù)的發(fā)展方向。4.2EPLD器件介紹通過EPLD器件的性能、價格、供貨渠道等等各方面進(jìn)行綜合考慮，公司通用庫中收錄了Lattice公司的ispMACH4000V系列和ALTERA公司的MAX3000A系列器件。涵蓋了EPLD的所有應(yīng)用范圍。LATTICE的EPLD器件在速度性能、功耗、全局時鐘、價格等方面性能都優(yōu)于ALTERA公司的EPLD。但是ALTERA器件的開發(fā)環(huán)境優(yōu)于LATTICE，Max＋PlusII是大家熟悉的EDA軟件，功能全面、界面簡單、使用方便。LATTICE公司的EPLD注：產(chǎn)品報價為2003年統(tǒng)計，進(jìn)作參考。ALTERA公司的EPLD4.3FPGA器件介紹目前公司仍主推XILINX和ALTERA的FPGA,其它的品牌如ACTEL則不推薦,公司很少有項目選用ACTEL的,且該芯片性能不太穩(wěn)定,性價比較差。ALTERA器件XILINX器件ALTERA器件

FLEX6000，只有6016A系列仍在用；

FLEX8000，沒人用，不推薦;FLEX10K，信價比低，大多三極不推薦；

ACX1K，低價低端產(chǎn)品，推薦使用；

APEXII，不推薦使用，有更好的替代品；

APEX20K，三極不推薦（2/3）;

Stratix，內(nèi)嵌DSP，推薦使用；

Cyclone，推薦使用。我司是ALTERA公司全球第二大采購商，其每個產(chǎn)品系列在我司都有代碼：ACEX1K系列ACEX1K系列ALTERA推出的一款低價位芯片，核心電壓是2.5V，兼容3.3V，邏輯單元576－4992；內(nèi)嵌RAM:12K-48KBit。Stratix

系列對于大規(guī)模可編程器件，公司現(xiàn)在主推Stratix系列和Cyclone系列，但是這兩個系列由于是推出時間不是很長，目前公司還沒有全系列的代碼。Stratix系列采用了0.13微米技術(shù)和全銅工藝，在很大程度上增強(qiáng)了性能，降低了成本。Cyclone系列是Stratix系列的簡化版本，它去掉了DSP塊，大量減少了FPGA的RAM和IO。據(jù)ALTERA公司提供的資料:FLEX6000系列價格約為6$/1000LEs;ACEX1K系列價格約為4$/1000LEs;Stratix系列和Cyclone系列價格約為1.5$/1000LEs;通用庫中的Stratix和Cyclone系列器件XILINX器件Spartan、SpartanXLSpartan-II、Spartan-IIEVIRTEX/VIRTEX-EVIRTEX-IIXilinx公司的SPARTAN-IIE系列是該公司最成熟的產(chǎn)品之一，其特點是穩(wěn)定的性能和較低的價格.Xilinx公司近期推出SPARTAN-III系列FPGA與ALTERA的CYCLONE系列競爭，但是目前尚無樣片，通用庫中的XILINX系列器件通用器件庫中目前只有SPARTAN-IIE和VIRTEX-II系列的四個器件，但是將來肯定會收錄SPARTAN-III系列的器件。Spartan、SpartanXLSpartan、SpartanXL目前在公司大量使用4.4Fmax介紹fmax(notincl.delaysto/frompins)or

fmax(incl.delaysto/frompins)tsu(InputSetupTimes)th(InputHoldTimes)tco(ClocktoOutDelays)tpd(PintoPinDelays)BCtcotsuE

ClockPeriodClockPeriod =Clock-to-out+DataDelay+SetupTime-ClockSkew =tco+B+tsu-(E-C)

Fmax =1/ClockPeriodfmax(notincl.delaysto/frompins)ACtcotsuEExternalInputDelayExternalOutputDelay

ClockPeriodInputPinPeriodOutPinPeriodBQSystemFmax=1/(thelongestofthe3followingdelays:ClockPeriod,InputPinPeriod,OutputPinPeriod)ClockPeriod=C+tco+B-E+tsuInputPinPeriod=ExternalInputDelay+A-C+tsuOutputPinPeriod=E+tco+Q+ExternalOutputDelayFmax(incl.delaysto/frompins)Fmax估算T=Tco+Tlogic+Troute+Tsu

Tco、Tsu

是固定的Troute=2×Tlogic:業(yè)內(nèi)對布線延時與邏輯延時的統(tǒng)計分析表明,邏輯延時與布線延時的比值約為1:1到1:2

Tlogic=N×Tlut

FPGA最大速率的估算（三）通常一個良好的設(shè)計，組合邏輯的層次控制在4層以內(nèi)FPGA最大速率的估算（四）Tlogic=4×TlutTmax=Tco+Tlogic+Troute+Tsu = Tco+Tsu+3*Tlogic = Tco+Tsu+12*TlutFPGA最大速率的估算（五）4.5FPGA選型總結(jié)綜合以上兩點可得:中小規(guī)模FPGA（500－5000LEs），單板時鐘速度不高（50M以下），建議選用ALTERA的ACEX1K系列；中小規(guī)模（2K－6KLEs），且有一定速度要求(50-100M)，建議選用XILINX的Spartan-IIE系列。大規(guī)模(3K-110KLE)，時鐘速度要求較高時，建議選用ALTERA的Cyclone、Sratix系列和XILINX的VIRTEX-II系列。北研FPGA使用現(xiàn)狀五、設(shè)計建議約束時鐘流水線編碼方式5.1約束開發(fā)軟件都提供了大量的器件約束選項。通過它可以提高設(shè)計運行性能。時鐘約束：確定全局時鐘，分配局部時鐘；期望時鐘頻率、Tsu、Th、Tco等等；全局綜合約束：速度和空間；管腳位置約束：IO信號確定管腳；管腳性能約束：擺率控制，快速輸入輸出控制等等；TS_C2PTS_C2STS_P2STS_P2POUT1QDQDOUT2位置約束:對重要的模塊或網(wǎng)絡(luò)可以通過設(shè)計軟件進(jìn)行指定放置區(qū)域和路徑的處理；按照一定的語法結(jié)構(gòu)，手動編寫約束文件，如XILINX的LibrariesGuide指引；Altera的toolcommandlanguage(Tcl)等。5.2時鐘設(shè)計中盡量使用同步設(shè)計,

這樣可以增強(qiáng)健壯性（Robust）、可移植性，使得設(shè)計代碼與器件相關(guān)性最小；競爭和冒險在設(shè)計中大量存在，同步時鐘的使用能在很大程度上減小它們的影響；異步設(shè)計同步化能大幅提升設(shè)計的穩(wěn)定性；如果異步設(shè)計無法同步化，那么同步設(shè)計和異步設(shè)計分開，便于約束；穩(wěn)定的時鐘是系統(tǒng)穩(wěn)定可靠的重要條件。