第一單元以直拉法拉制摻硼硅錠，切割后獲硅片，在晶錠頂端切下的硅片，硼濃度為3×1015atoms/cm3。當熔料的90％已拉出，剩下10％開始生長時，所對應的晶錠上的該位置處切下的硅片，硼濃度是多少?已知：C0B=3×1015atoms/cm3；kB=0.35；由得：硅熔料中硼的初始濃度為： C0l=C0B/kB=3×1015/0.35≈8.57×1015atoms/cm3；由得：剩下10％熔料時，此處晶錠的硼濃度為： C90%B=kBC0l×0.1kB-1=0.35×8.57×1015×0.10.35-1=1.34×1016硅熔料含0.1％原子百分比的磷，假定溶液總是均勻的，計算當晶體拉出10％，50％，90％時的摻雜濃度。已知：硅晶體原子密度為：5×1022atoms/cm3,含0.1％原子百分比的磷,熔料中磷濃度為：C0p=5×1022×0.1％=5×1019atoms/cm3；kp=0.8由計算得： C10%p=kPC0p×0.9kp-1=0.8×5×1019×0.9-0.2=4.09×1019atoms/cm3 C50%p=0.8×5×1019×0.5-0.2=4.59×1019atoms/cm3 C90%p=0.8×5×1019×0.1-0.2=6.34×1019atoms/cm3比較硅單晶錠CZ、MCZ和FZ三種生長方法的優(yōu)缺點？答： CZ法工藝成熟可拉制大直徑硅錠，但受坩鍋熔融帶來的O等雜質(zhì)濃度高，存在一定雜質(zhì)分布，因此，相對于MCZ和FZ法，生長的硅錠質(zhì)量不高。當前仍是生產(chǎn)大直徑硅錠的主要方法。 MCZ法是在CZ技術基礎上發(fā)展起來的，生長的單晶硅質(zhì)量更好，能得到均勻、低氧的大直徑硅錠。但MCZ設備較CZ設備復雜得多，造價也高得多，強磁場的存在使得生產(chǎn)成本也大幅提高。MCZ法在生產(chǎn)高品質(zhì)大直徑硅錠上已成為主要方法。 FZ法與CZ、MCZ法相比，去掉了坩堝，因此沒有坩堝帶來的污染，能拉制出更高純度、無氧的高阻硅，是制備高純度，高品質(zhì)硅錠，及硅錠提存的方法。但因存在熔融區(qū)因此拉制硅錠的直徑受限。FZ法硅錠的直徑比CZ、MCZ法小得多。直拉硅單晶，晶錠生長過程中摻雜，需要考慮哪些因素會對硅錠雜質(zhì)濃度及均勻性帶來影響？答： 直拉法生長單晶時，通常采用液相摻雜方法，對硅錠雜質(zhì)濃度及均勻性帶來影響的因素主要有：雜質(zhì)分凝效應，雜質(zhì)蒸發(fā)現(xiàn)象，所拉制晶錠的直徑，坩鍋內(nèi)的溫度及其分布。磁控直拉設備本質(zhì)上是模仿空間微重力環(huán)境來制備單晶硅。為什么在空間微重力實驗室能生長出優(yōu)質(zhì)單晶。答： 直拉生長單晶硅時，坩堝內(nèi)熔體溫度呈一定分布。熔體表面中心處溫度最低，坩堝壁面和底部溫度最高。熔體的溫度梯度帶來密度梯度，坩堝壁面和底部熔體密度最低，表面中心處熔體密度最高。地球重力場的存在使得坩堝上部密度高的熔體向下，而底部、壁面密度低的熔體向上流動，形成自然對流。坩堝也就越來越大，熔體對流更加嚴重，進而形成強對流。熔體的流動將坩堝表面融入熔體的氧不斷帶離坩堝表面，進入熔體內(nèi)；而且熔體強對流也使得單晶生長環(huán)境的穩(wěn)定性變差，引起硅錠表面出現(xiàn)條紋，這有損晶體均勻性。如果在單晶爐上附加一強磁場，高溫下具有高電導特性的熔體硅的流動因載流子切割磁力線而產(chǎn)生洛侖茲力，洛倫茲力與熔體運動方向及磁場方向相互垂直，磁力的存在相當于增強了熔體的粘性，從而熔體的自然對流受阻。在空間微重力實驗室，地球重力場可以忽略，在坩鍋內(nèi)的熔體就不會因密度梯度形成自然對流，因此能生長出優(yōu)質(zhì)單晶。硅氣相外延工藝采用的襯底不是準確的晶向，通常偏離（100）或（111）等晶向一個小角度，為什么？答： 從硅氣相外延工藝原理可知，硅外延生長的表面外延過程是外延劑在襯底表面被吸附后分解出Si原子，他遷移到達結(jié)點位置停留，之后被后續(xù)的Si原子覆蓋，該Si原子成為外延層中原子。因此襯底表面“結(jié)點位置”的存在是外延過程順利進行的關鍵，如果外延襯底不是準確的（100）或（111）晶面，而是偏離一個小角度，這在其表面就會有大量結(jié)點位置，所以，硅氣相外延工藝采用的襯底通常偏離準確的晶向一個小角度。外延層雜質(zhì)的分布主要受哪幾種因素影響？外延溫度，襯底雜質(zhì)及其濃度，外延方法，外延設備等因素影響。異質(zhì)外延對襯底和外延層有什么要求？對于B/A型的異質(zhì)外延，在襯底A上能否外延生長B，外延層B晶格能否完好，受襯底A與外延層B的兼容性影響。襯底與外延層的兼容性主要表現(xiàn)在三個方面：其一，襯底A與外延層B兩種材料在外延溫度不發(fā)生化學反應，不發(fā)生大劑量的互溶現(xiàn)象。即A和B的化學特性兼容；其二，襯底A與外延層B的熱力學參數(shù)相匹配，這是指兩種材料的熱膨脹系數(shù)接近，以避免生長的外延層由生長溫度冷卻至室溫時，因熱膨脹產(chǎn)生殘余應力，在B/A界面出現(xiàn)大量位錯。當A、B兩種材料的熱力學參數(shù)不匹配時，甚至會發(fā)生外延層龜裂現(xiàn)象。其三，襯底與外延層的晶格參數(shù)相匹配，這是指兩種材料的晶體結(jié)構(gòu)，晶格常數(shù)接近，以避免晶格結(jié)構(gòu)及參數(shù)的不匹配引起B(yǎng)/A界面附近晶格缺陷多和應力大的現(xiàn)象。電阻率為2-3Ωcm的n-Si，雜質(zhì)為磷時，5千克硅，需摻入多少磷雜質(zhì)？已知：ρp=2-3Ωcm，σp=2.33g/cm3 由圖1-13的ρ~n曲線可得：np≈1×1016atoms/cm3， 摻入磷的原子數(shù)為：atoms磷原子量為30.97；原子量單位為1.6606×10-27kg，摻雜磷的質(zhì)量應為：需摻入磷：1.661×10-21×30.97×2.146×1019≈1.1mg比較分子束外延(MBE)生長硅與氣相外延（VPE）生長硅的優(yōu)缺點。答： MBE與VPE相比生長硅，MBE可精確控制外延層厚度，能生長極薄的硅外延層；且外延溫度低，無雜質(zhì)再分布現(xiàn)象，且工藝環(huán)境清潔，因此硅外延層雜質(zhì)分布精確可控，能形成復雜雜質(zhì)結(jié)構(gòu)的硅外延層。但MBE工藝設備復雜、工藝成本高、效率低。第二單元SiO2膜網(wǎng)絡結(jié)構(gòu)特點是什么？氧和雜質(zhì)在SiO2網(wǎng)絡結(jié)構(gòu)中的作用和用途是什么？對SiO2膜性能有哪些影響？二氧化硅的基本結(jié)構(gòu)單元為Si-O四面體網(wǎng)絡狀結(jié)構(gòu)，四面體中心為硅原子，四個頂角上為氧原子。對SiO2網(wǎng)絡在結(jié)構(gòu)上具備“長程無序、短程有序”的一類固態(tài)無定形體或玻璃體。半導體工藝中形成和利用的都是這種無定形的玻璃態(tài)SiO2。氧在SiO2網(wǎng)絡中起橋聯(lián)氧原子或非橋聯(lián)氧原子作用，橋聯(lián)氧原子的數(shù)目越多，網(wǎng)絡結(jié)合越緊密，反之則越疏松。在連接兩個Si-O四面體之間的氧原子摻入SiO2中的雜質(zhì)，按它們在SiO2網(wǎng)絡中所處的位置來說，基本上可以有兩類：替代（位）式雜質(zhì)或間隙式雜質(zhì)。取代Si-O四面體中Si原子位置的雜質(zhì)為替代（位）式雜質(zhì)。這類雜質(zhì)主要是ⅢA，ⅤA元素，如B、P等，這類雜質(zhì)的特點是離子半徑與Si原子的半徑相接近或更小，在網(wǎng)絡結(jié)構(gòu)中能替代或占據(jù)Si原子位置，亦稱為網(wǎng)絡形成雜質(zhì)。由于它們的價電子數(shù)往往和硅不同，所以當其取代硅原子位置后，會使網(wǎng)絡的結(jié)構(gòu)和性質(zhì)發(fā)生變化。如雜質(zhì)磷進入二氧化硅構(gòu)成的薄膜稱為磷硅玻璃，記為PSG；雜質(zhì)硼進入二氧化硅構(gòu)成的薄膜稱為硼硅玻璃，記為BSG。當它們替代硅原子的位置后，其配位數(shù)將發(fā)生改變。具有較大離子半徑的雜質(zhì)進入SiO2網(wǎng)絡只能占據(jù)網(wǎng)絡中間隙孔（洞）位置，成為網(wǎng)絡變形（改變）雜質(zhì)，如Na、K、Ca、Ba、Pb等堿金屬、堿土金屬原子多是這類雜質(zhì)。當網(wǎng)絡改變雜質(zhì)的氧化物進入SiO2后，將被電離并把氧離子交給網(wǎng)絡，使網(wǎng)絡產(chǎn)生更多的非橋聯(lián)氧離子來代替原來的橋聯(lián)氧離子，引起非橋聯(lián)氧離子濃度增大而形成更多的孔洞，降低網(wǎng)絡結(jié)構(gòu)強度，降低熔點，以及引起其它性能變化。在SiO2系統(tǒng)中存在哪幾種電荷？他們對器件性能有些什么影響？工藝上如何降低他們的密度？在二氧化硅層中存在著與制備工藝有關的正電荷。在SiO2內(nèi)和SiO2-Si界面上有四種類型的電荷：可動離子電荷：Qm；氧化層固定電荷：Qf；界面陷阱電荷：Qit；氧化層陷阱電荷：QOt。這些正電荷將引起硅/二氧化硅界面p-硅的反型層，以及MOS器件閾值電壓不穩(wěn)定等現(xiàn)象，應盡量避免。（1）可動離子電荷（Mobileioniccharge）Qm主要是Na+、K+、H+等荷正電的堿金屬離子，這些離子在二氧化硅中都是網(wǎng)絡修正雜質(zhì)，為快擴散雜質(zhì)，電荷密度在1010~1012/cm2。其中主要是Na+，因為在人體與環(huán)境中大量存在Na+，熱氧化時容易發(fā)生Na+沾污。Na+離子沾污往往是在SiO2層中造成正電荷的一個主要來源。這種正電荷將影響到SiO2層下的硅的表面勢，從而，SiO2層中Na+的運動及其數(shù)量的變化都將影響到器件的性能。進入氧化層中的Na+數(shù)量依賴于氧化過程中的清潔度。現(xiàn)在工藝水平已經(jīng)能較好地控制Na+的沾污，保障MOS晶體管閾值電壓VT的穩(wěn)定。存在于SiO2中的Na+，即使在低于200℃的溫度下在氧化層中也具有很高的擴散系數(shù)。同時由于Na以離子的形態(tài)存在，其遷移(transport)能力因氧化層中存在電場而顯著提高。為了降低Na+的沾污，可以在工藝過程中采取一些預防措施，包括：①使用含氯的氧化工藝；②用氯周期性地清洗管道、爐管和相關的容器；③使用超純凈的化學物質(zhì)；④保證氣體在傳輸過程的清潔。另外保證柵材料(通常是多晶硅)不受沾污也是很重要的。使用PSG和BPSG玻璃鈍化可動離子，可以降低可動離子的影響。因為這些玻璃體能捕獲可動離子。用等離子淀積氮化硅來封閉已經(jīng)完成的芯片，氮化硅起阻擋層的作用，可以防止Na+、水汽等有害物的滲透。（2）固定離子電荷（FixedOxideCharge）Qf，通常是帶正電，但是在某些情況下也可能帶負電，它的極性不隨表面勢和時間的變化而變化，所以叫它固定電荷。這種電荷是指位于距離Si-SiO2界面3nm的氧化層范圍內(nèi)的正電荷，又稱界面電荷，是由氧化層中的缺陷引起的，電荷密度在l010~1012/cm-2。然而在超薄氧化層(＜3.0nm)中，電荷離界面更近，或者是分布于整個氧化層之中。固定離子電荷的來源普遍認為是氧化層中過剩的硅離子，或者說是氧化層中的氧空位。由于氧離子帶負電，氧空位具有正電中心的作用，所以氧化層中的固定電荷帶正電。固定氧化層電荷的能級在硅的禁帶以外，但在SiO2禁帶中。硅襯底晶向、氧化條件和退火溫度的適當選擇，可以使固定正電荷控制在較低的密度。同時降低氧化時氧的分壓，也可減小過剩Si+的數(shù)量，有助于減小固定正電荷密度。另外，含氯氧化工藝也能降低固定正電荷的密度。（3）界面陷阱電荷（Interfacetrappedcharge）Qit，位于SiO2/Si界面上，電荷密度在1010/cm-2左右，是由能量處于硅禁帶中、可以與價帶或?qū)Х奖憬粨Q電荷的那些陷阱能級或電荷狀態(tài)引起的。那些陷阱能級可以是施主或受主，也可以是少數(shù)載流子的產(chǎn)生和復合中心，包括起源于Si-SiO2界面結(jié)構(gòu)缺陷（如硅表面的懸掛鍵）、氧化感生缺陷以及金屬雜質(zhì)和輻射等因素引起的其它缺陷。通常可通過氧化后在低溫、惰性氣體中退火來降低Qit的濃度。在(100)的硅上進行干氧氧化后，Dit的值大約是，而且會隨著氧化溫度的升高而減少。（4）氧化層陷阱電荷（Oxidetrappedcharge）Qot，它位于SiO2中和Si/SiO2界面附近，這種陷阱俘獲電子或空穴后分別荷負電或正電，電荷密度在109~1013/cm2左右。這是由氧化層內(nèi)的雜質(zhì)或不飽和鍵捕捉到加工過程中產(chǎn)生的電子或空穴所引起的。在氧化層中有些缺陷能產(chǎn)生陷阱，如懸掛鍵、界面陷阱變形的Si-Si、Si-O鍵。氧化層陷阱電荷的產(chǎn)生方式主要有電離輻射和熱電子注入。減少電離輻射陷阱電荷的主要工藝方法有：①選擇適當?shù)难趸に嚄l件以改善SiO2結(jié)構(gòu)，使Si-O-Si鍵不易被打破。一般稱之為抗輻照氧化最佳工藝條件，常用1000℃干氧氧化。②在惰性氣體中進行低溫退火(150~400℃)可以減少電離輻射陷阱。欲對擴散的雜質(zhì)起有效的屏蔽作用，對SiO2膜有何要求？工藝上如何控制氧化膜生長質(zhì)量？硅襯底上的SiO2若要能夠當作掩膜來實現(xiàn)定域擴散的話，就應該要求雜質(zhì)在SiO2層中的擴散深度小于SiO2本身的厚度，即有實際上只有對那些DSiO2＜DSi，即的雜質(zhì)，用SiO2膜掩蔽才有實用價值。SiO2掩膜最小厚度確定硅襯底上的SiO2要能夠當作掩膜來實現(xiàn)定域擴散的話，只要能滿足條件：預生長的SiO2膜具有—定的厚度，同時雜質(zhì)在襯底硅中的擴散系數(shù)要遠遠大于其在SiO2中的擴散系數(shù)（即），而且SiO2表面雜質(zhì)濃度（）與SiO2-Si界面雜質(zhì)濃度（）之比達到一定數(shù)值，可保證SiO2膜能起到有效的掩蔽作用。若取，則所需氧化層的最小厚度為由熱氧化機理解釋干、濕氧速率相差很大這一現(xiàn)象由二氧化硅基本結(jié)構(gòu)單元可知，位于四面體中心的Si原子與四個頂角上的氧原子以共價鍵方式結(jié)合在一起，Si原子運動要打斷四個Si-O鍵，而橋聯(lián)O原子的運動只需打斷二個Si-O鍵，非橋聯(lián)氧原子只需打斷一個Si-O鍵。因此，在SiO2網(wǎng)絡結(jié)構(gòu)中，O原子比Si原子更容易運動。氧原子離開其四面體位置運動后，生成氧空位。在熱氧化過程中，氧離子或水分子能夠在已生長的SiO2中擴散進入SiO2/Si界面，與Si原子反應生成新的SiO2網(wǎng)絡結(jié)構(gòu)，使SiO2膜不斷增厚。與此相反，硅體內(nèi)的Si原子則不容易掙脫Si共價鍵的束縛，也不容易在已生長的SiO2網(wǎng)絡中移動。所以，在熱氧化的過程中，氧化反應將在SiO2-Si界面處進行，而不發(fā)生在SiO2層的外表層，這一特性決定了熱氧化的機理。為了解釋線性速率常數(shù)與硅表面晶向的關系，有人提出了一個模型。根據(jù)這個模型，在二氧化硅中的水分子和Si-SiO2界面的Si-Si鍵之間能直接發(fā)生反應。在這個界面上的所有的硅原子，一部分和上面的氧原子橋聯(lián)，一部分和下面的Si原子橋聯(lián)，這樣氧化速率與晶向的關系就變成了氧化速率與氧化激活能和反應格點的濃度的關系了。在SiO2-Si界面上，任何一個時刻并不是處于不同位置的所有硅原子對氧化反應來說都是等效的，也就是說不是所有硅原子與水分子都能發(fā)生反應生成SiO2。實驗發(fā)現(xiàn)，在干氧氧化的氣氛中，只要存在極小量的水汽，就會對氧化速率產(chǎn)生重要影響。對于硅的(100)晶面，在800℃的溫度下進行干氧氧化時，當氧化劑氣氛中的水汽含量小于1ppm時，氧化700分鐘，氧化層厚度為300?；在同樣條件下，水汽含量為25ppm時，氧化層厚度為370?。在上述實驗中，為了準確控制水汽含量，氧氣源是液態(tài)的；為了防止高溫下水汽通過石英管壁進入氧化爐內(nèi)，氧化石英管是雙層的，并在兩層中間通有高純氮或氬，這樣可以把通過外層石英管進入到夾層中的水汽及時排除。薄層氧化過程需注意哪些要求？現(xiàn)采用的工藝有哪些？在ULSI中，MOS薄柵氧化層()制備應滿足以下關鍵條件：（1）低缺陷密度----以降低在低電場下的突然性失效次數(shù)；（2）好的抗雜質(zhì)擴散的勢壘持性----對p+多晶硅柵的p-MOSFET特別重要；（3）具有低的界面態(tài)密度和固定電荷的高質(zhì)量的Si-SiO2界面----低的界面態(tài)密度可保證MOSFET有理想的開關特性；（4）在熱載流子應力和輻射條件下的穩(wěn)定性----當MOSFET按比例減小時，溝道橫向的高電場會使溝道載流子獲得高能量，并產(chǎn)生熱載流子效應，例如氧化層電荷陷阱和界面態(tài)。在熱載流子應力和輻射條件（如反應離子刻蝕和X射線光刻工藝）下生產(chǎn)最小損傷的柵介質(zhì)層；（5）工藝過程中具有較低的熱開銷（Thermalbudget），以減少熱擴散過程中的雜質(zhì)再分布。現(xiàn)采用的工藝分為四大類主流方法：（1）各種預氧化清潔工藝；（2）各種氧化工藝；（3）化學改善柵氧化層工藝；（4）沉積氧化層或疊層氧化硅作為柵介質(zhì)。摻氯氧化為何對提高氧化層質(zhì)量有作用？HCl的氧化過程，實質(zhì)上就是在熱生長SiO2膜的同時，在SiO2中摻入一定數(shù)量的氯離子的過程。所摻入的氯離子主要分布在Si-SiO2界面附近100?左右處。氯在氧化膜中的行為是比較復雜的，從實驗觀察分析認為有以下幾種情況：（1）氯是負離子，在氧化膜中集中必然造成負電荷中心，它與正電荷的離子起中和作用；（2）它能在氧化膜中形成某些陷阱態(tài)來俘獲可動離子；（3）堿金屬離子和重金屬離子能與氯形成蒸氣壓高的氯化物而被除去；（4）在氧化膜中填補氧空位，與硅形成Si-Cl鍵或Si-O-Cl復合體，因此降低了固定正電荷密度和界面態(tài)密度(可使固定正電荷密度降低約一個數(shù)量級)。摻氯氧化同時減少固定電荷等氧化膜缺陷，提高氧化膜平均擊穿電壓，增加氧化速率，提高硅中少數(shù)載流子壽命等。熱氧化法生長1000?厚的氧化層，工藝條件：1000℃，干氧氧化，無初始氧化層，試問氧化工藝需多長時間？解：氧化層生長厚度與生長時間之間的關系式為已知，1000℃，干氧氧化查表4-2，可知，，所以硅器件為避免芯片沾污，可否最后熱氧化一層SiO2作為保護膜？為什么？不可以。Si的熱氧化是高溫工藝，硅器件芯片完成后再進行高溫工藝會因金屬電極的氧化、雜質(zhì)再分布等原因損害器件性能、甚至使其徹底實效。另外，熱氧化需要消耗襯底硅，器件表面無硅位置生長不出氧化層。求下列條件下固溶度與擴散系數(shù)：①B在1050℃②P在950℃解：固溶度可查圖1-15得①B在1050℃近似為②P在950℃近似為玻爾茲曼常數(shù)由公式，查表5-1知道B和P在這兩個溫度下，代入公式即得得①B在1050℃②P在950℃在Si襯底上975℃，30min預淀積磷，當襯底為0.3Ω·cm的p-Si，975℃時：①求結(jié)深和雜質(zhì)總量；②若繼續(xù)進行再分布，1100℃，50min，求這時的結(jié)深和表面雜質(zhì)濃度。解：①由圖1-13得；由圖1-15得：由預淀積工藝主要以恒定表面源擴散為主，所以雜質(zhì)總量預淀積為余誤差分布，；由圖3.7得：A≈6.2；②再分布過程符合限定表面源擴散規(guī)律，所以表面雜質(zhì)濃度atoms/cm2什么是溝道效應？如何才能避免？對晶體靶進行離子注入時，當離子注入的方向與靶晶體的某個晶向平行時，其運動軌跡將不再是無規(guī)則的，而是將沿溝道運動并且很少受到原子核的碰撞，因此來自靶原子的阻止作用要小得多，而且溝道中的電子密度很低，受到的電子阻止也很小，這些離子的能量損失率就很低。在其他條件相同的情況下，很難控制注入離子的濃度分布，注入深度大于在無定形靶中的深度并使注入離子的分布產(chǎn)生一個很長的拖尾，注入縱向分布峰值與高斯分布不同，這種現(xiàn)象稱為離子注入的溝道效應（Channelingeffect）。減少溝道效應的措施：（1）對大的離子，沿溝道軸向(110)偏離7－10o；（2）用Si，Ge，F(xiàn)，Ar等離子注入使表面預非晶化，形成非晶層（Pre-amorphization）；（3）增加注入劑量（晶格損失增加，非晶層形成，溝道離子減少）；（4）表面用SiO2層掩膜。硼注入，峰值濃度（Rp）在0.1μm處，注入能量是多少？解：由表6-19，峰值濃度在0.1μm處注入能量是30keV在1000℃工作的擴散爐，溫度偏差在±1℃，擴散深度相應的偏差是多少？假定是高斯擴散。解：擴散溫度導致的擴散深度偏差產(chǎn)生主要來源于擴散系數(shù)差由公式，以P擴為例對n區(qū)進行p擴散，使，證明：假定是恒定源擴散，結(jié)深與成正比，請確定比例因子。證：恒定源擴散時硅一直處于雜質(zhì)氛圍中，因此，認為硅片表面達到了該擴散溫度的固溶度Cs，根據(jù)這種擴散的特點，解一維擴散方程式，其初始條件和邊界條件為初始條件邊界條件按上述初始條件和邊界條件，可解得硅中雜質(zhì)分布的表達式兩種雜質(zhì)濃度相等處形成pn結(jié)。其結(jié)的位置由什么是硼的逆退火特性？對于兩種較高劑量（和）注入情況，從退火特性與溫度變化關系可分為三個溫度區(qū)：I區(qū)（500℃以下）、Ⅱ區(qū)（500~600℃）、Ⅲ區(qū)（600℃以上）。其中I、Ⅲ區(qū)均表現(xiàn)為電激活比例隨著退火溫度升高而增加；Ⅱ區(qū)則表現(xiàn)出反常退火特性，出現(xiàn)逆退火現(xiàn)象----隨著溫度升高電激活比例反而下降。當退火溫度在500~600℃的范圍內(nèi)，點缺陷通過重新組合或結(jié)團，例如凝聚為位錯環(huán)一類較大尺寸的缺陷團(二次缺陷)，降低其能量。因為硼原子非常小并和缺陷團有很強的作用，很容易遷移或被結(jié)合到缺陷團中，處于非激活位置，因而出現(xiàn)隨溫度的升高而替位硼的濃度下降的現(xiàn)象，也就是自由載流子濃度隨溫度上升而下降的現(xiàn)象。在600℃附近替位硼濃度降到—個最低值。與500℃情況相比，在區(qū)域Ⅱ600℃它的最后狀態(tài)是少量替代位B和大量沒有規(guī)定晶格位置的非替代位硼原子。因此硼可能淀積在位錯處或靠近位錯處。什么是溝道效應？如何才能避免？對晶體靶進行離子注入時，當離子注入的方向與靶晶體的某個晶向平行時，其運動軌跡將不再是無規(guī)則的，而是將沿溝道運動并且很少受到原子核的碰撞，因此來自靶原子的阻止作用要小得多，而且溝道中的電子密度很低，受到的電子阻止也很小，這些離子的能量損失率就很低。在其他條件相同的情況下，很難控制注入離子的濃度分布，注入深度大于在無定形靶中的深度并使注入離子的分布產(chǎn)生一個很長的拖尾，注入縱向分布峰值與高斯分布不同，這種現(xiàn)象稱為離子注入的溝道效應（Channelingeffect）。減少溝道效應的措施：（1）對大的離子，沿溝道軸向(110)偏離7－10o；（2）用Si，Ge，F(xiàn)，Ar等離子注入使表面預非晶化，形成非晶層（Pre-amorphization）；（3）增加注入劑量（晶格損失增加，非晶層形成，溝道離子減少）；（4）表面用SiO2層掩膜。在1050℃濕氧氧化氣氛生長1厚的氧化層，計算所需時間？若拋物線形速率常數(shù)與氧化氣壓成正比，分別計算5個、20個大氣壓下的氧化時間解：氧化層生長厚度與生長時間之間的關系式為已知，1050℃，濕氧氧化（111）晶向查表4-3，可知，，所以設B=kP,則5個大氣壓下生長1厚的氧化層所需時間20個大氣壓下生長1厚的氧化層所需時間在p-Si中擴磷13分鐘，測得結(jié)深為0.5μm，為使結(jié)深達到1.5μm，在原條件下還要擴散多長時間？然后，進行濕氧化，氧化層厚0.2μm時，結(jié)深是多少?(濕氧速率很快,短時間的氧化，忽略磷向硅內(nèi)部的推進)解：，min，還要再擴散：117-13=104min氧化0.2μm厚氧化層需消耗的硅厚度：0.2*0.44=0.088μm結(jié)深：1.5-0.088=1.412μm30KeV、1012cm-2B11注入Si中，求峰值深度？峰值濃度？0.3μm處濃度是多少？解：由圖6-19，6-20查峰值深度Rp≈0.11μm，ΔRp=0.032μm峰值濃度0.3μm處濃度第三單元習題比較APCVD、LPCVD和PECVD三種方法的主要異同？主要優(yōu)缺點？答： 從三種方法的工藝原理上看，APCVD、LPCVD是熱激活并維持化學反應發(fā)生，而PECVD是采用電能將反應氣體等離子化從而熱激活并維持化學反應發(fā)生的。APCVD工藝溫度一般控制在氣相質(zhì)量輸運限制區(qū)，采用冷壁式反應器，在薄膜淀積過程中應精確控制反應劑成分、計量和氣相質(zhì)量輸運過程。主要缺點是有氣相反應形成的顆粒物。LPCVD工藝溫度一般控制在表面反應限制區(qū)，對反應劑濃度的均勻性要求不是非常嚴格，對溫度要求嚴格。因此多采用熱壁式反應器，襯底垂直放置，裝載量大，更適合大批量生產(chǎn)，氣體用量少，功耗低，降低了生產(chǎn)成本。顆粒污染現(xiàn)象也好于APCVD。 PECVD工藝是典型的表面反應速率控制淀積方法，需要精確控制襯底溫度。最大特點是工藝溫度較低，所淀積薄膜的臺階覆蓋性、附著性也好于APCVD和PECVD。但薄膜一般含有氫等氣體副產(chǎn)物，質(zhì)地較疏松，密度低。有一特定LPCVD工藝，在700℃下受表面反應速率限制，激活能為2eV，在此溫度下淀積速率為100nm/min。試問800℃時的淀積速率是多少?如果實測800℃的淀積速率值遠低于所預期的計算值，可以得出什么結(jié)論？可以用什么方法證明？已知，薄膜淀積速率由表面反應控制時，有：，,1/k=5040K/eVk=0.025852eV(T=300k);1J=0.239057卡路里=2.777778×10的負7方千瓦·時=(1/1.602*10^-19)eV=(1/1.602*10^-25)MeV（兆電子伏特）1J=1牛頓的力在力的方向上作功1米由此可得：，Ea＝2eV,1/kT1=5.18eV-1,1/kT2=4.70eV-1得800℃時的淀積速率是:（nm/min）如果實測值遠低于所預期的計算值，表明該工藝在此溫度范圍不是受表面反應速率限制，而是氣相質(zhì)量輸運速率限制，或在700~800℃范圍內(nèi)出現(xiàn)淀積速率由表面反應速率限制向氣相質(zhì)量輸運速率限制的轉(zhuǎn)變。而在氣相質(zhì)量輸運速率限制溫區(qū)，溫度升高淀積速率只有小幅增加。可通過實測淀積速率反推溫度，在所得溫度之上進行LPCVD淀積，再測淀積速率，如果和800℃時的淀積速率接近，就表明上述分析是正確的。薄膜在KOH水溶液中的腐蝕速率非常慢，因此常作為硅片定域KOH各向異性腐蝕的掩蔽膜，而PECVD氮化硅薄膜在KOH水溶液中的腐蝕速率快。怎樣才能用已淀積的PECVD氮化硅薄膜作為KOH各向異性腐蝕的掩蔽膜？答：PECVD氮化硅薄膜含H、質(zhì)地疏松，抗KOH水溶液中的腐蝕性能差。可通過高溫退火，使H逸出，薄膜致密化，從而提高抗腐蝕性，就能作為KOH各向異性腐蝕的掩蔽膜。退火溫度約800℃，20min，即LPCVD氮化硅工藝溫度。如效果不理想，可升溫延長時間。標準的臥式LPCVD的反應器是熱壁式的爐管，襯底硅片被豎立裝在爐管的石英舟上，反應氣體從爐管前端進入后端抽出，從爐管前端到后端各硅片淀積薄膜的生長速率會降低，那么每個硅片邊緣到中心淀積薄膜的生長速率將怎樣?如何改善硅片之間和硅片內(nèi)薄膜厚度的均勻性?答： 每個硅片邊緣到中心淀積薄膜的生長速率也會出現(xiàn)遞減，這也是氣缺效應造成。可通過沿氣流方向提高工藝溫度來消除沿著氣流方向硅片間薄膜的生長速率的遞減，即氣缺效應，即控制加熱器沿著氣流方向溫度逐步提高。提高爐管進氣速度也能緩解氣缺效應帶來的問題。另外，將工藝溫度控制在表面反應限制區(qū)，因薄膜的淀積速率對反應氣體濃度的均勻性要求不高，也會對減低氣缺效應絳低有利。等離子體是如何產(chǎn)生的？PECVD是如何利用等離子體的？答： 對低壓氣體施加電場時，出現(xiàn)輝光放電現(xiàn)象，氣體被擊穿，有一定的導電性，這種具有一定導電能力的氣態(tài)混合物是由正離子、電子、光子以及原子、原子團、分子和它們的激發(fā)態(tài)所組成的，被稱為等離子體。 PECVD是采用等離子體技術把電能耦合到反應氣體中，激活并維持化學反應進行，從而淀積薄膜的一種工藝方法。利用等離子體技術能提高化學反應速度，進而降低化學反應對溫度的敏感，使之在較低溫度下進行薄膜淀積。SiO2作為保護膜時為什么需要采用低溫工藝?目前低溫SiO2工藝有哪些方法?它們降低制備溫度的原理是什么？答： 保護膜是芯片制造的最后一個工藝步驟，這時芯片上的元、器件已制作好，如再采用高、中溫工藝制作SiO2保護膜，芯片上的金屬化系統(tǒng)或器件結(jié)構(gòu)都會受損，如金屬被氧化、雜質(zhì)再分布帶來元器件結(jié)構(gòu)的改變，甚至芯片報廢。所以，只能采用低溫工藝。目前，采用最多是PECVD-SiO2低溫工藝反應氣體為O2、N2O和SiH4或TEOS，應用等離子體技術將電能耦合到反應氣體中，使反應氣體形成等離子體，降低了反應淀積SiO2溫度。比較同等摻雜濃度多晶硅和單晶硅電阻率的大小？解釋不同的原因。答： 相同摻雜雜質(zhì)即使?jié)舛认嗤嗑Ч璧碾娮杪时葐尉Ч璧碾娮杪矢摺＿@是因為多晶硅石油晶粒和晶界組成，在晶粒內(nèi)部的摻雜原子和在單晶硅中一樣是占據(jù)替位，有電活性；而晶界上的硅原子是無序狀態(tài)，摻雜原子多數(shù)是無電活性的，且晶粒/晶界之間的雜質(zhì)分凝導致晶界上雜質(zhì)濃度高于晶粒內(nèi)部，因此，在相同摻雜濃度下，多晶硅中有電活性的雜質(zhì)濃度低于單晶硅，導電能力也就低于單晶硅。另外，晶界上大量的缺陷和懸掛鍵是載流子陷阱，晶粒中的載流子若陷入晶界之中，對電導就不再起作用。同時晶界上的電荷積累還會造成晶粒邊界周圍形成載流子耗盡的區(qū)域，使其能帶發(fā)生畸變，產(chǎn)生勢壘，降低了多晶硅中載流子的有效遷移率，這也引起導電能力下降，電阻率升高。制備中等濃度n型多晶硅通常采用什么工藝方法？答： 通常采取兩步工藝：先LPCVD本征多晶硅薄膜，然后再進行離子注入，最后用快速退火方法激活雜質(zhì)。PEVCD法為何能在較低溫度淀積氮化硅薄膜。答： 采用等離子體技術，反應氣體如SiH4/NH3被等離子化后在較低溫度反應、淀積，生長成Si3N4薄膜。磁控濺射主要有哪幾種？特點是什么？答： 磁控濺射按電場劃分有直流、中頻和射頻磁控濺射；按可安裝靶的數(shù)量劃分有單靶和多靶；按靶與磁場幾何結(jié)構(gòu)劃分又有同軸型、平面型和S槍型等多種。直流只能濺射導電金屬薄膜；中頻、射頻除可用于濺射導電金屬薄膜還可用于濺射半導體、絕緣體薄膜。單靶只能一次濺射一層薄膜，多靶能一次濺射多層薄膜及復雜結(jié)構(gòu)的薄膜。一個抽速為2000L/min的工藝泵，不受進口處的壓力影響，泵由10m長、直徑為5cm的管道與真空室連接。如果預期的真空室壓力為1.0Torr，用標準的升每分鐘單位來計算最大的流出腔體的氣體流量(提示：Q=P?S)已知：Sp=2000L/min，P2=1.0Torr=1/760atm 每分鐘最大氣體流量為：Q=P?S=1/760×2000=2.63（slm）如果一個工藝過程依靠對硅片的離子轟擊，你會將硅片置于連接腔壁的電極上還是與腔壁隔離的電極上?答： 應將硅片置于與腔壁隔離的電極上，這樣可以避免離子轟擊腔壁，造成材料被濺射出來污染反應室，離子對腔壁的轟擊也會使反應室受損。一臺蒸鍍機有一個表面積為5cm2的坩堝，蒸發(fā)行星盤半徑為30cm。試求金的淀積速率為0.1nm/s時，所需的坩堝溫度。金的密度和原子量分別為18890kg／m3和197。已知：A=5cm2，r=30cm，Rd=0.1nm/s，ρ=18890kg／m3，MAu=197，原子量單位為1.6606×10-27kg由得：帶入Rd=0.1nm/s，有0.0694（℃）由圖8-8常用金屬的平衡蒸氣壓溫度曲線確定，Te≈1250℃淀積薄膜的應力與其淀積溫度有關嗎？請解釋。答： 有關，薄膜的淀積一般高于室溫，而薄膜和襯底材料的熱膨脹系數(shù)一般也不同，薄膜淀積完成之后，由淀積溫度冷卻到室溫，就會在在薄膜中產(chǎn)生應力。解釋為什么薄膜應力與測量時薄膜的溫度有關？為什么？答： 薄膜中的應力按成因劃分有本征應力和非本征應力。本征應力一般來源于薄膜淀積工藝本身是非平衡過程；非本征應力是由薄膜結(jié)構(gòu)之外的因素引起的，最常見的來源是薄膜淀積溫度高于室溫，而通常薄膜和襯底材料的熱膨脹系數(shù)不同，薄膜淀積完成之后，由淀積溫度冷卻到室溫就在薄膜中產(chǎn)生應力。測量溫度的變化相當于“室溫”的變化，因此測量應力值與測量時溫度的有關。以鋁互連系統(tǒng)作為一種電路芯片的電連系統(tǒng)時，若分別采用真空蒸鍍和磁控濺射工藝淀積鋁膜，應分別從哪幾方面來提高其臺階覆蓋特性？答：真空蒸鍍鋁膜通過襯底加熱和襯底旋轉(zhuǎn)來改善其臺階覆蓋特性。磁控濺射通過提高襯底溫度，在襯底上加射頻偏壓，采用強迫填充技術，采用準直濺射技術。復習題ULSI中對光刻技術的基本要求？答：一般來說，在ULSI中對光刻技術的基本要求包括五方面：=1\*GB3①高分辨率。隨著集成電路集成度的不斷提高，加工的線條越來越精細，要求光刻的圖形具有高分辨率。在集成電路工藝中，通常把線寬作為光刻水平的標志，一般也可以用加工圖形線寬的能力來代表集成電路的工藝水平。=2\*GB3②高靈敏度的光刻膠。光刻膠的靈敏度通常是指光刻膠的感光速度。在集成電路工藝中為了提高產(chǎn)品的產(chǎn)量，希望曝光時間愈短愈好。為了減小曝光所需的時間，需要使用高靈敏度的光刻膠。光刻膠的靈敏度與光刻膠的成份以及光刻工藝條件都有關系，而且伴隨著靈敏度的提高往往會使光刻膠的其它屬性變差。因此，在確保光刻膠各項屬性均為優(yōu)異的前提下，提高光刻膠的靈敏度已經(jīng)成為了重要的研究課題。=3\*GB3③低缺陷。在集成電路芯片的加工過程中，如果在器件上產(chǎn)生一個缺陷，即使缺陷的尺寸小于圖形的線寬，也可能會使整個芯片失效。通常芯片的制作過程需要經(jīng)過幾十步甚至上百步的工序，在整個工藝流程中一般需要經(jīng)過10~20次左右的光刻，而每次光刻工藝中都有可能引入缺陷。在光刻中引入缺陷所造成的影響比其他工藝更為嚴重。由于缺陷直接關系到成品率，所以對缺陷的產(chǎn)生原因和對缺陷的控制就成為重要的研究課題。=4\*GB3④精密的套刻對準。集成電路芯片的制造需要經(jīng)過多次光刻，在各次曝光圖形之間要相互套準。ULSI中的圖形線寬在1μm以下，因此對套刻的要求也就非常高。一般器件結(jié)構(gòu)允許的套刻精度為線寬的±10%左右。這種要求單純依靠高精度機械加工和人工手動操作已很難實現(xiàn)，通常要采用自動套刻對準技術。=5\*GB3⑤對大尺寸硅片的加工。集成電路芯片的面積很小，即便對于ULSI的芯片尺寸也只有1~2cm2左右。為了提高經(jīng)濟效益和硅片利用率，一般采用大尺寸的硅片，也就是在一個硅片上一次同時制作很多完全相同的芯片。采用大尺寸的硅片帶來了一系列的技術問題。對于光刻而言，在大尺寸硅片上滿足前述的要求難度更大。而且環(huán)境溫度的變化也會引起硅片的形變（膨脹或收縮），這對于光刻也是一個難題。什么是光刻，光刻系統(tǒng)的主要指標有那些？答：光刻(photolithography)就是將掩模版（光刻版）上的幾何圖形轉(zhuǎn)移到覆蓋在半導體襯底表面的對光輻照敏感薄膜材料（光刻膠）上去的工藝過程。光刻系統(tǒng)的主要指標包括分辨率R（resolution）、焦深（depthoffocus，DOF）、對比度（CON）、特征線寬（criticaldimension，CD）控制、對準和套刻精度（alignmentandoverlay）、產(chǎn)率（throughout）以及價格。試簡述硅集成電路平面制造工藝流程中常規(guī)光刻工序正確的工藝步驟。答：一般的光刻工藝要經(jīng)歷底膜處理、涂膠、前烘、曝光、顯影、堅膜、刻蝕、去膠、檢驗工序。（1）底膜處理是光刻工藝的第一步，其主要目的是對硅襯底表面進行處理，以增強襯底與光刻膠之間的黏附性。底膜處理包括以下過程：清洗、烘干和增粘處理。（2）涂膠工藝一般包括三個步驟：①將光刻膠溶液噴灑到硅片表面上；=2\*GB3②加速旋轉(zhuǎn)托盤(硅片)，直至達到需要的旋轉(zhuǎn)速度；③達到所需的旋轉(zhuǎn)速度后，保持一定時間的旋轉(zhuǎn)。（3）前烘就是在一定的溫度下，使光刻膠膜里面的溶劑緩慢地、充分地逸出來，使光刻膠膜干燥，其目的是增加光刻膠與襯底間的粘附性，增強膠膜的光吸收和抗腐蝕能力，以及緩和涂膠過程中膠膜內(nèi)產(chǎn)生的應力等。（4）曝光是使光刻掩模版與涂上光刻膠的襯底對準，用光源經(jīng)過光刻掩模版照射襯底，使接受到光照的光刻膠的光學特性發(fā)生變化。曝光中要特別注意曝光光源的選擇和對準。（5）曝光后在光刻膠層中形成的潛在圖形，經(jīng)過顯影便顯現(xiàn)出來，形成三維光刻膠圖形，這一步驟稱為顯影。（6）堅膜也是一個熱處理步驟，就是在一定的溫度下，對顯影后的襯底進行烘焙。堅膜的主要作用是除去光刻膠中剩余的溶劑，增強光刻膠對硅片表面的附著力，同時提高光刻膠在刻蝕和離子注入過程中的抗蝕性和保護能力。（7）在顯影和烘焙之后就要完成光刻掩膜工藝的第一次質(zhì)檢，通常叫顯影檢驗。檢驗的目的是區(qū)分那些有很低可能性通過最終掩膜檢驗的襯底；提供工藝性能和工藝控制數(shù)據(jù)；以及分揀出需要重做的襯底。（8）刻蝕就是將涂膠前所淀積的薄膜中沒有被光刻膠（經(jīng)過曝光和顯影后的）覆蓋和保護的那部分去除掉，達到將光刻膠上的圖形轉(zhuǎn)移到其下層材料上的目的。（9）光刻膠除了在光刻過程中用作從光刻掩模版到襯底的圖形轉(zhuǎn)移媒介，還用做刻蝕時不需刻蝕區(qū)域的保護膜。當刻蝕完成后，光刻膠已經(jīng)不再有用，需要將其徹底去除，完成這一過程的工序就是去膠。此外，刻蝕過程中殘留的各種試劑也要清除掉（10）基本的光刻工藝過程中，最終步驟是檢驗。襯底在入射白光或紫外光下首先接受表面目檢，以檢查污點和大的微粒污染。之后是顯微鏡檢驗或自動檢驗來檢驗缺陷和圖案變形。對于特定的光刻版級別的關鍵尺寸的測量也是最終檢驗的一部分。對光刻質(zhì)量的檢測手段主要有：顯微鏡目檢、線寬控制和對準檢查。光刻技術中的常見問題有那些？答：半導體器件和集成電路的制造對光刻質(zhì)量有如下要求：一是刻蝕的圖形完整，尺寸準確，邊緣整齊陡直；二是圖形內(nèi)沒有針孔；三是圖形外沒有殘留的被腐蝕物質(zhì)。同時要求圖形套刻準確，無污染等等。但在光刻過程中，常出現(xiàn)浮膠、毛刺、鉆蝕、針孔和小島等缺陷。浮膠就是在顯影和腐蝕過程中，由于化學試劑不斷侵入光刻膠膜與SiO2或其它薄膜間的界面，所引起的光刻膠圖形膠膜皺起或剝落的現(xiàn)象。所以，浮膠現(xiàn)象的產(chǎn)生與膠膜的粘附性有密切關系。腐蝕時，如果腐蝕液滲透光刻膠膜的邊緣，會使圖形邊緣受到腐蝕，從而破壞掩蔽擴散的氧化層或鋁條的完整性。若滲透腐蝕較輕，圖形邊緣出現(xiàn)針狀的局部破壞，習慣上就稱為毛刺；若腐蝕嚴重，圖形邊緣出現(xiàn)“鋸齒狀”或“繡花球”樣的破壞，就稱它為鉆蝕。在氧化層上，除了需要刻蝕的窗口外，在其它區(qū)域也可能產(chǎn)生大小一般在l~3微米的細小孔洞。這些孔洞，在光刻工藝中稱為針孔。小島，是指在應該將氧化層刻蝕干凈的擴散窗口內(nèi)，還留有沒有刻蝕干凈的氧化層局部區(qū)域，它的形狀不規(guī)則，很象“島嶼”，尺寸一般比針孔大些，習慣上稱這些氧化層“島嶼”為小島。光刻工藝對掩模版有那些質(zhì)量要求？答：集成電路生產(chǎn)中，光刻工藝對掩模版的質(zhì)量要求歸納有如下幾點：=1\*GB3①構(gòu)成圖形陣列的每一個微小圖形要有高的圖像質(zhì)量，即圖形尺寸要準確，盡可能接近設計尺寸的要求，且圖形不發(fā)生畸變。=2\*GB3②圖形邊緣清晰、銳利，無毛刺，過渡區(qū)要小，即充分光密度區(qū)（黑區(qū)）應盡可能陡直地過渡到充分透明區(qū)（白區(qū)）。圖形區(qū)內(nèi)應有掩蔽作用，圖形區(qū)外應完全透過紫外線或?qū)馕諛O小。圖形內(nèi)應無針孔，圖形外應無黑點。一些特殊器件對過渡區(qū)的要求更加苛刻。=3\*GB3③整套掩模中的各塊掩模能很好地套準，對準誤差要盡量地小。=4\*GB3④圖形與襯底要有足夠的反差（光密度差），一般要求達2.5以上，同時透明區(qū)應無灰霧。=5\*GB3⑤掩模應盡可能做到無“針孔”、“小島”和劃痕等缺陷。=6\*GB3⑥版面平整、光潔、結(jié)實耐用。版子要堅固耐磨，不易變形。圖形應不易損壞。由于掩模版在光刻時可能要與硅片接觸并發(fā)生摩擦，極易損壞，如果掩模版不堅固耐磨，則其使用壽命很短，經(jīng)常更換新版很不經(jīng)濟。簡述集成電路的常規(guī)掩模版制備的工藝流程。答：硅平面晶體管或集成電路掩模版的制作，一般地講，要經(jīng)過原圖繪制（包括繪總圖和刻分圖）、初縮、精縮兼分步重復、復印陰版和復印陽版等幾步。掩模版制造人員根據(jù)圖形產(chǎn)生的磁帶數(shù)據(jù)，再加上不同的應用需求及規(guī)格，會選用不同的制作流程。=1\*GB3①版圖繪制：在版圖設計完成后，一般將其放大100~1000倍（通常為500倍），在坐標紙上畫出版圖總圖。=2\*GB3②刻分層圖：生產(chǎn)過程中需要幾次光刻版，總圖上就含有幾個層次的圖形。為了分層制出各次光刻版，首先分別在表面貼有紅色膜的透明聚酯塑料膠片（稱為紅膜）的紅色薄膜層上刻出各個層次的圖形，揭掉不要的部分，形成紅膜表示的各層次圖形。這一步又稱為刻紅膜。=3\*GB3③初縮：對紅膜圖形進行第一次縮小，得到大小為最后圖形十倍的各層初縮版。其過程與照相完全一樣。=4\*GB3④精縮兼分布重復：一個大圓片硅片上包含有成百上千的管芯，所用的光刻版上當然就應重復排列有成百上千個相同的圖形。因此本步任務有兩個：首先將初縮版的圖形進一步縮小為最后的實際大小，并同時進行分布重復。得到可用于光刻的正式掩模版。直接由精縮和分步重復得到的叫做母版。=5\*GB3⑤復印：在集成電路生產(chǎn)的光刻過程中，掩模版會受磨損產(chǎn)生傷痕。使用一定次數(shù)后就要換用新掩模版。因此同一掩模工作版的需要數(shù)量是很大的，若每次工作版都采用精縮得到的母版是很不經(jīng)濟的。因此在得到母版后要采用復印技術復制多塊工作掩模版供光刻用。簡述表征光刻膠特性、性能和質(zhì)量的參數(shù)。答：表征光刻膠性質(zhì)的量有下面幾個：響應波長響應波長是能使光刻膠結(jié)構(gòu)發(fā)生變化的光（或射線）的波長。為了提高光學光刻的分辨率，光刻膠在向短波方向發(fā)展。汞燈作為光源時所用膠的響應波長是紫光，400-550nm；氙-汞燈作為光源采用近紫外膠，響應波長在360nm附近；190nm的極紫外光刻膠正在研究之中。電子束光刻膠對電子束有響應。靈敏度光刻膠的靈敏度是指單位面積上入射的使光刻膠全部發(fā)生反應的最小光能量或最小電荷量（對電子束膠）。靈敏度以毫焦每平方厘米或mJ/cm2為單位。提供給光刻膠的光能量值通常稱為曝光量。靈敏度越高，需要的光（或射線）能量越小，曝光時間越短。靈敏度太低會影響生產(chǎn)效率，所以通常希望光刻膠有較高的靈敏度。但靈敏度太高會影響分辨率。通常負膠的靈敏度高于正膠。抗蝕性光刻膠膠膜必須保持它的粘附性，并在后續(xù)的濕刻和干刻中保護襯底表面。這種性質(zhì)被稱為抗蝕性。一些干法刻蝕工藝要在高溫（如150℃）下完成，這需要光刻膠具有熱穩(wěn)定性以保持其形狀。抗蝕性越強，光刻膠性能越好。粘滯性對于液體光刻膠來說，粘滯性是評價其流動特性的定量指標。粘滯性與時間相關，因為它會在使用中隨著光刻膠中溶劑的揮發(fā)而增加。粘滯性非常重要，因為硅片表面具有各種形貌，例如臺階和狹縫，在這些地方，它會影響光刻膠的厚度和均勻性。隨著粘滯性增加，光刻膠流動的趨勢變小，它在硅片上的厚度增加，分辨率下降，但是抗蝕能力增強。因此，選擇膠的粘度時應根據(jù)需要來確定。粘附性光刻膠的粘附性描述了光刻膠粘著于襯底的強度。光刻膠必須粘附于許多不同類型的表面，包括硅、多晶硅、二氧化硅（摻雜的和未摻雜的）、氮化硅和不同的金屬。光刻膠粘附性的不足會導致硅片表面上的圖形變形。光刻膠的粘附性必須保證光刻膠經(jīng)受住曝光、顯影和后續(xù)的工藝（例如刻蝕和離子注入）條件。6、光刻膠的膨脹在顯影過程中，如果顯影液滲透到光刻膠中，光刻膠的體積就會膨脹，這將導致圖形尺寸發(fā)生變化。這種膨脹現(xiàn)象主要發(fā)生在負膠中。由于負膠存在膨脹現(xiàn)象，對于光刻小于3μm圖形的情況，基本使用正膠來代替負膠。正膠的分子量通常都比較低，在顯影液中的溶解機制與負膠不同，所以正膠幾乎不會發(fā)生膨脹。因為正膠不膨脹，分辨率就高于負膠。另外，減小光刻膠的厚度有助于提高分辨率。因此使用較厚的正膠可以得到與使用較薄的負膠相同的分辨率。在相同的分辨率下，與負膠相比可以使用較厚的正膠，從而得到更好的平臺覆蓋并能降低缺陷的產(chǎn)生，同時抗干法刻蝕的能力也更強。7、微粒數(shù)量和金屬含量光刻膠的純凈度與光刻膠中的微粒數(shù)量和金屬含量有關。為了滿足對光刻膠中微粒數(shù)量的控制，光刻膠在生產(chǎn)的過程中需要經(jīng)過嚴格的過濾和超凈的包裝。通過嚴格的過濾和超凈包裝，可以得到高純度的光刻膠。此外，即便得到了高純度的光刻膠，在使用前仍然需要進行過濾。因為即便在生產(chǎn)的過程中光刻膠已經(jīng)經(jīng)過了過濾和密封包裝，隨著存儲時間的增加，光刻膠中的微粒數(shù)量還會繼續(xù)增加。過濾的精度越高，相應的成本也越高。光刻膠的過濾通常是在干燥的惰性氣體(如氮氣)中進行的。根據(jù)需要選擇過濾的級別，一般直徑在0.1μm以上的微粒都需要除去。光刻膠的金屬含量主要是指鈉和鉀在光刻膠中的含量。因為光刻膠中的鈉和鉀會帶來污染，降低器件的性能。通常要求光刻膠的金屬含量越低越好，特別是鈉需要達到50萬分之一原子。這種低濃度的鈉和鉀可以通過原子吸收光譜分光光度計來測量。8、儲存壽命光刻膠中的成份會隨時間和溫度而發(fā)生變化。通常負膠的儲存壽命比正膠短(負膠易于自動聚合成膠化團)。從熱敏性和老化情況來看，DQN正膠在封閉條件下儲存是比較穩(wěn)定的。如果儲存得當，DQN正膠可以保存六個月至一年。在存儲期間，由于交叉鏈接的作用，DQN正膠中的高分子成份會增加，這時DQN感光劑不再可溶，而是結(jié)晶成沉淀物。另一方面，如果保存在高溫的條件下，光刻膠也會發(fā)生交叉鏈接。這兩種因素都增加了光刻膠中微粒的濃度，所以光刻膠在使用前需要經(jīng)過過濾。采用適當?shù)倪\輸和存儲手段，在特定的條件下保存以及使用前對光刻膠進行過濾，這都有利于解決光刻膠的老化問題。試簡述負性光致抗蝕劑曝光前和曝光后在其顯影溶劑中的溶解特性差異，并敘述正性光致杭蝕劑曝光前和曝光后在其顯影溶劑中的溶解特性差異。答：當前常用的正膠由以下物質(zhì)組成：堿溶性的酚醛樹脂，光敏劑鄰重氮醌和溶劑二甲苯等。響應波長330-430nm，膠膜厚1-3μm，顯影液是氫氧化鈉等堿性物質(zhì)。曝光的鄰重氮醌退化，與樹脂一同易溶于顯影液，未曝光的鄰重氮醌和樹脂構(gòu)成的膠膜難溶于堿性顯影液。但是，如果顯影時間過長，膠膜均溶于顯影液，所以，用正膠光刻要控制好工藝條件。正膠，曝光部分發(fā)生了光化學反應，未曝光部分無變化，因此顯影容易，且圖形邊緣齊整，無溶漲現(xiàn)象，光刻的分辨率高。目前這種膠的分辨率在0.25μm以上。光刻最后的去膠也較容易。簡述光刻膠的成分特征。答：光學光刻膠通常包含有三種成份：①聚合物材料(也稱為樹脂)：聚合物材料在光的輻照下不發(fā)生化學反應，其主要作用是保證光刻膠薄膜的附著性和抗腐蝕性，同時也決定了光刻膠薄膜的其它一些持性(如光刻膠的膜厚、彈性和熱穩(wěn)定性)。②感光材料：感光材料一般為復合物(簡稱PAC或感光劑)。感光劑在受光輻照之后會發(fā)生化學反應。正膠的感光劑在未曝光區(qū)域起抑制溶解的作用，可以減慢光刻膠在顯影液中的溶解速度。在正性光刻膠暴露于光線時有化學反應發(fā)生，使抑制劑變成了感光劑，從而增加了膠的溶解速率。③溶劑(如丙二醇一甲基乙醚，簡稱PGME)：溶劑的作用是可以控制光刻膠機械性能(例如基體黏滯性)，并使其在被涂到硅片表面之前保持為液態(tài)。光學分辨率增強技術主要包括那些？答：從廣義上講，分辨率增強技術包括移相掩模技術（phaseshiftmask）、離軸照明技術(off-axisillumination)、光學鄰近效應校正技術(opticalproximitycorrection)、光瞳濾波技術（pupilfilteringtechnology）以及其它一切在不增大數(shù)值孔徑和不縮短曝光波長的前提下，通過改變光波波前，來提高光刻分辨率，增大焦深和提高光刻圖形質(zhì)量的技術和方法。紫外光的常見曝光方法有那些？答：紫外（UV）的曝光方法主要有接觸式曝光、接近式曝光和投影式曝光。后光刻時代有那些光刻新技術？答：浸入式光刻、納米壓印光刻、極紫外光刻（EUV）和無掩模(ML2)一起成為后光刻技術時代的候選技術。光刻設備主要有那些？答：接觸式光刻機；接近式光刻機；掃描投影光刻機；分步重復投影光刻機；步進掃描光刻機。理想的刻蝕工藝具有的特點？答：理想的刻蝕工藝必須具有以下特點：①各向異性刻蝕，即只有垂直刻蝕，沒有橫向鉆蝕。這樣才能保證精確地在被刻蝕的薄膜上復制出與抗蝕劑上完全一致的幾何圖形；②良好的刻蝕選擇性，即對作為掩模的抗蝕劑和處于其下的另一層薄膜或材料的刻蝕速率都比被刻蝕薄膜的刻蝕速率小得多，以保證刻蝕過程中抗蝕劑掩蔽的有效性，不致發(fā)生因為過刻蝕而損壞薄膜下面的其他材料；③加工批量大，控制容易，成本低，對環(huán)境污染少，適用于工業(yè)生產(chǎn)。影響刻蝕工藝的因素有那些？答：影響刻蝕工藝的因素分為外部因素和內(nèi)部因素。外部因素主要包括設備硬件的配置以及環(huán)境的溫度、濕度影響，對于操作人員來說，外部因素只能記錄，很難改變，要做好的就是優(yōu)化工藝參數(shù)，實現(xiàn)比較理想的實驗結(jié)果。內(nèi)部因素就是在設備穩(wěn)定的情況下對工藝結(jié)果起到?jīng)Q定性作用，以下所列因素對于刻蝕速率、形貌等均起到重要作用。

=1\*GB3①工作壓力的選擇：對于不同的要求，工作壓力的選擇很重要，壓力取決于通氣量和泵的抽速，合理的壓力設定值可以增加對反應速率的控制、增加反應氣體的有效利用率等。=2\*GB3②RF功率的選擇：RF功率的選擇可以決定刻蝕過程中物理轟擊所占的比重，對于刻蝕速率和選擇比起到關鍵作用。RF功率、反應氣體的選擇和氣體通入的方式可以控制刻蝕過程為同步刻蝕亦或是BOSCH工藝。=3\*GB3③ICP功率：ICP功率對于氣體離化率起到關鍵作用，保證反應氣體的充分利用，我們的設備ICP功率最大值為2500W。在氣體流量一定的情況下，隨著ICP功率的增加氣體離化率也相應增加，可增加到一定程度時，離化率趨向于飽和，此時再增加ICP功率就會造成浪費。=4\*GB3④襯底溫度和反應室溫度：溫度控制對于襯底本身和掩膜（特別是膠掩膜）的意義重大，目前大多數(shù)設備采用的是氦氣冷卻襯底背面的方式，背面控制在20℃左右。=5\*GB3⑤反應氣體的選擇和配比：以硅的刻蝕為例，刻蝕設備通了四路氣體SF6、C4F8、O2和CF4。其中SF6和C4F8作為反應氣體參與刻蝕過程，O2和CF4作為清洗氣體負責設備的CLEAN過程。選擇合適的流量和氣體通入的時間比會很大程度上影響刻蝕面的側(cè)壁形貌、反應速率等。濕法刻蝕的步驟？答：濕法刻蝕大概可分為三個步驟：=1\*GB3①反應物質(zhì)擴散到被刻蝕薄膜的表面。=2\*GB3②反應物與被刻蝕薄膜反應。=3\*GB3③反應后的產(chǎn)物從刻蝕表面擴散到溶液中，并隨溶液排出。在這三個步驟中，一般進行最慢的是反應物與被刻蝕薄膜反應的步驟，也就是說，該步驟的進行速率即是刻蝕速率。干法刻蝕是如何分類和定義的？答：干法刻蝕又分為三種：物理性刻蝕、化學性刻蝕、物理化學性刻蝕。物理性刻蝕是利用輝光放電將氣體（如Ar氣）電離成帶正電的離子，再利用偏壓將離子加速，濺擊在被刻蝕物的表面而將被刻蝕物的原子擊出——濺射，該過程完全是物理上的能量轉(zhuǎn)移，故稱物理性刻蝕。化學性刻蝕，或稱等離子體刻蝕（plasmaetching），是利用等離子體將刻蝕氣體電離并形成帶電離子、分子及反應活性很強的原子團，它們擴散到被刻蝕薄膜表面后與被刻蝕薄膜的表面原子反應生成具有揮發(fā)性的反應產(chǎn)物，并被真空設備抽離反應腔。因這種反應完全利用化學反應，故稱為化學性刻蝕。最為廣泛使用的方法是結(jié)合物理性的離子轟擊與化學反應的刻蝕，又稱為反應離子刻蝕（reactiveionetching，RIE）。這種方式兼具非等向性與高刻蝕選擇比的雙重優(yōu)點。刻蝕的進行主要靠化學反應來實現(xiàn)，加入離子轟擊的作用有二：=1\*GB3①破壞被刻蝕材質(zhì)表面的化學鍵以提高反應速率；=2\*GB3②將二次沉積在被刻蝕薄膜表面的產(chǎn)物或聚合物打掉，以使被刻蝕表面能充分與刻蝕氣體接觸。由于在表面的二次沉積物可被離子打掉，而在側(cè)壁上的二次沉積物未受到離子的轟擊，可以保留下來阻隔刻蝕表面與反應氣體的接觸，使得側(cè)壁不受刻蝕，所以采用這種方式可以獲得各向異性的刻蝕。常見的終點檢測設備有那些？答：常見的終點檢測（EndPointDetection）設備有三種：發(fā)射光譜分析（OpticalEmissionSpectroscopy，OES）、激光干涉測量（LaserInterferometry）、質(zhì)譜分析（MassSpectroscopy）。復習題ULSI對多層互連系統(tǒng)的要求？答：可從金屬導電層和絕緣介質(zhì)層的材料特性，工藝特性，以及互連延遲時間等多個方面來分析ULSI對多層互連系統(tǒng)的要求：1、縮短互連線延遲時間，通常用電阻電容（RC）常數(shù)表征互連線延遲時間，有：其中，ρ為金屬連線的電阻率；l、w、tm分別為金屬連線層的長度、寬度和厚度；為ε、tox分別為介質(zhì)層的介電常數(shù)和厚度。由公式式可知，金屬導電層的電阻率越低，絕緣層的介電常數(shù)越小，互連線越短，互連線延遲時間也就短，電路速度也就越快。2、金屬導電材料的選取除了要求低電阻率之外，還應抗電遷移能力強，理化穩(wěn)定性能、機械性能和電學性能在經(jīng)過后續(xù)工藝及長時間工作之后保持不變，最好薄膜淀積和圖形轉(zhuǎn)移等加工工藝簡單、且經(jīng)濟，制備的互連線臺階覆蓋特性好、缺陷濃度低、薄膜應力小。實際上完全滿足上述要求的金屬或金屬性材料沒有。早期的ULSI是采用鋁及鋁合金作為導電材料。近年來隨著工藝技術的發(fā)展，銅已成為金屬導電材料的首選，在集成度更高的ULSI中有取代鋁及鋁合金的趨勢。3、絕緣介質(zhì)材料的選取除了要求介電常數(shù)低之外，還應擊穿場強高、漏電流低、體電阻率和表面電阻率大（一般均應大于1015Ω·cm），即電學性能好；不吸潮、對溫度的承受能力在500℃以上、無揮發(fā)性殘余物存在，即理化性能好；薄膜材料的應力低、與導電層的附著性好，即兼容性好；薄膜易制備、且缺陷密度低、易刻蝕、臺階覆蓋特性好，即易于加工成型。簡述多層互連工藝流程。答：在互連工藝中，首先淀積介質(zhì)層，通常是CVD-PSG；接下來平坦化，即PSG的熱處理回流，以消除襯底表面因前面光刻等工藝造成的臺階；然后通過光刻形成接觸孔和通孔；再進行金屬化，如PVD-Al填充接觸孔和通孔，形成互連線；如果不是最后一層金屬，繼續(xù)進行下一層金屬化的工藝流程，如果是最后一層金屬，則積淀鈍化層，通常是PECVD-Si3N4，互連工藝完成。否否是完成器件結(jié)構(gòu)硅片CVD介質(zhì)薄膜平坦化光刻接觸孔和通孔PECVD鈍化層是否最后一層金屬化測試封裝以N阱的CMOS工藝為例介紹反相器的CMOS工藝流程。答：1）N阱注入熱氧化生長SiO2緩充層，LPCVDSi3N4作為選擇性熱氧化用掩膜；光刻，RIE去Si3N4形成N阱窗口；順次自對準注入P+、As+離子，即N阱注入。2）P阱注入去光刻膠，選擇性熱氧化生長SiO2作為P阱注入掩膜；同時“激活”和“驅(qū)進”P+As雜質(zhì)，形成深度約6μm的N阱；RIE刻蝕去Si3N4，自對準注入p+離子，即P阱注入。3）場注入HF腐蝕去氧化層掩膜；再熱氧化生長薄SiO2緩充層，LPCVDSi3N4作為選擇性氧化用掩膜；光刻，RIE去Si3N4形成場區(qū)窗口，去膠；自對準場注入B+離子。4）pMOS閾值調(diào)整注入熱氧化形成厚的場氧化層；RIE刻蝕去Si3N4；以光刻膠為掩膜進行pMOS閾值調(diào)整P+注入。5）nMOS閾值調(diào)整注入去膠；光刻；以光刻膠為掩膜進行nMOS閾值調(diào)整B+注入。6）柵定義去膠，HF漂去SiO2；再干氧熱氧化生長柵氧化層；LPCVD多晶硅薄膜，光刻和刻蝕形成多晶硅柵圖形，去膠。7）nMOSLDD的形成光刻形成掩膜nMOS；IDD注入P+離子。8）pMOSLDD的形成光刻形成掩膜pMOS；IDD注入B+離子。9）形成側(cè)墻去膠；熱氧化多晶硅形柵側(cè)墻。10)n+源漏形成光刻形成nMOS源漏擴展區(qū)窗口，及halo窗口；注入P+離子，形成nMOS的源漏擴展區(qū)，和pMOS的暈圈反型雜質(zhì)摻雜結(jié)構(gòu)（halo區(qū)）。11)p+源漏形成去膠；光刻形成pMOS源漏擴展區(qū)窗口，及halo窗口；注入B+離子，形成pMOS的源漏擴展區(qū)，和nMOS的暈圈反型雜質(zhì)摻雜結(jié)構(gòu)（halo區(qū)）。12)硅化物形成去膠；磁控濺射Ti（或Co）；在氮氣氛下退火形成TiSi2硅化物（或CoSi2）。13)形成Al引線在13.1.3小結(jié)介紹的Al（SiO2）多層互連工藝，層數(shù)由設計確定。14)鈍化采用PECVD制備Si3N4芯片最后的鈍化層，刻蝕壓焊孔。芯片工藝完成之后，進行后工序的封裝和測試：劃片→分選→裝片→壓焊→封裝→測試→篩選→老化工藝檢測技術的發(fā)展方向？答：隨著新的檢測技術的不斷發(fā)展，工藝檢測技術得到了迅速的提高，今后將主要向著三個方向發(fā)展：工藝線實時監(jiān)控，指工藝進行到受控參數(shù)設定值時，自動調(diào)整，或過程自動終止；非破壞性檢測，指對硅片直接進行檢測；非接觸監(jiān)測，指對硅片直接進行檢測。微電子測試圖形的功能？答：微電子測試圖形是工藝監(jiān)控的重要工具，為微電子工業(yè)普遍采用。微電子測試圖形是一組專門設計的結(jié)構(gòu)，采用與集成電路制造相容的工藝，通過對這些結(jié)構(gòu)的測試和分析來監(jiān)控工藝和評估由這種工藝制造的器件和電路。具體功能大致歸納為：1）提取工藝、器件和電路參數(shù)，評價材料、設備、工藝和操作人員工作質(zhì)量，實行工藝監(jiān)控和工藝診斷；2）制定工藝規(guī)范和設計規(guī)范；3）建立工藝模擬、器件模擬和電路模擬的數(shù)據(jù)庫；4）考察工藝線的技術能力；5）進行成品率分析和可靠性分析簡述微電子測試圖形的配置方式？答：微電子測試圖形在硅片上的配置方式可分為三類。全片式，即工藝陪片(PVW)，這種類型是把測試圖形周期性地重復排列在圓片上，形成PVW(ProcessValidationWafer的簡稱)。所以PVW是僅有測試圖形的完整圓片。PVW可先于生產(chǎn)片或與生產(chǎn)片一起流水，通過測試圖形中的各種測試結(jié)構(gòu)可探明摻雜情況、掩模套準誤差、接觸電阻參數(shù)以及隨機缺陷等。PVW上的測試圖形通常需要全部測量，并以作圖方式表明整個圓片上工藝參數(shù)或器件參數(shù)的分布情況。這種參數(shù)分布圖可用于評價某項工藝設備的性能、某條工藝線的均勻性與穩(wěn)定性、不同生產(chǎn)線或廠家之間工藝水平的比較、查找產(chǎn)品成品率下降的原因、預測器件或電路的可靠性等。參數(shù)分布圖也是進行工藝設計優(yōu)化的根據(jù)。這種測試圖形的配置方式可以解決各種問題，但是既費錢又花時間．所以當工藝趨于成熟穩(wěn)定、成品率提高后，就應改用其他的配置方法。外圍式，這是一種早期常用的方式。它由位于每個電路(芯片)周圍的測試結(jié)構(gòu)所組成，用于工藝監(jiān)控和可靠性分析。由于這種方式配置的測試圖形是用與集成電路完全相同的工藝同時制成的，又是在電路的周圍，由它測得的數(shù)據(jù)能反映電路參數(shù)的真實情況，因而被經(jīng)常使用。這種測試結(jié)構(gòu)的一個限制是隨機缺陷的“俘獲截面”遠小于大規(guī)模集成電路本身，同時因為面積有限，只能選擇幾個必要的結(jié)構(gòu)以控制主要的電路或工藝參數(shù)。所以外因式一般只在成熟的工藝線上使用。插花式，這種方式是在圓片的選定位置用測試圖形代替整個電路芯片，其數(shù)量和位置由需要而定。分布可以是行形、拄狀或螺線形。一般是在片子的每個象限中分布幾個測試圖形。插入的測試圖形有兩種形式：一種是由根據(jù)需要設計的—組測試結(jié)構(gòu)組成，用于工藝控制和可靠性分析；另一種是由改變了電路金屬化連線的測試圖形組成，它可以獲得內(nèi)部單元電路的性能，對復雜的電路比較有用。微電子封裝通常具備的作用？答：微電子封裝通常有五種作用，即電源分配、信號分配、散熱通道、機械支撐和環(huán)境保護。1)電源分配微電子封裝首先要能接通電源，使芯片與電路的電流流通；其次，微電子封裝的不同部位所需的電源有所不同，要能將不同部位的電源分配恰當，以減少電源的不必要損耗，這在多層布線基板上尤為重要；同時，還要考慮接地線的分配問題。2)信號分配為使電信號延遲盡可能減小，在布線時應盡可能使信號線與芯片的互連路徑及通過封裝的I/0引出的路徑達到最短。對于高頻信號，還應考慮信號間的串擾，以進行合理的信號分配布線和接地線分配。3)散熱通道各種微電子封裝都要考慮器件、部件長期工作時如何將聚集的熱量散出的問題。不同的封裝結(jié)構(gòu)和材料具有不同的散熱效果，對于功耗大的微電子封裝，還應考慮附加熱沉或使用強制風冷、水冷方式，以保證系統(tǒng)在使用溫度要求的范圍內(nèi)能正常工作。4)機械支撐微電子封裝可為芯片和其他部件提供牢固可靠的機械支撐，并能適應各種工作環(huán)境和條件的變化。5)環(huán)境保護半導體器件和電路的許多參數(shù)，如擊穿電壓、反向電流、電流放大系數(shù)、噪聲等，以及器件的穩(wěn)定性、可靠性都直接與半導體表面的狀態(tài)密切相關。半導體器件和電路制造過程中的許多工藝措施也是針對半導體表面問題的。半導體芯片制造出來后，在沒有將其封裝之前，始終都處于周圍環(huán)境的威脅之中。在使用中，有的環(huán)境條件極為惡劣，必須將芯片加以封裝保護以避免外部環(huán)境的影響。所以，微電子封裝對芯片的保護作用顯得尤為重要。微電子封裝技術的發(fā)展趨勢？答：微電子封裝技術將向以下方向發(fā)展。(1)具有的I/0數(shù)更多。(2)具有更好的電性能和熱性能。(3)更小、更輕、更薄，封裝密度更高。(4)更便于安裝、使用、返修。(5)可靠性更高。(6)品種多、更新快、追求更高的性價比。(7)符合環(huán)保要求。數(shù)字電路的測試方法包括那些及各自的優(yōu)缺點？答：數(shù)字電路在測試方法上通常有以下幾種。1、實裝測試法把被測試的比連接到實際工作的系統(tǒng)環(huán)境中，看它能否正確地執(zhí)行運算和操作，以此判斷它是好是壞。由于不需要特殊的測試儀器，這種方法比較簡單經(jīng)濟，但缺點也很多，比如不能分析工作不正常的原因、不能進行改變定時等的條件測試、沒有特別的硬件時不能在中斷等最壞情況的外部環(huán)境狀態(tài)下進行測試、測試靈活性差等。這種測試方法主要為需要少量IC的用戶用于驗收測試。2、比較測試法把存儲在邏輯功能測試儀器的存儲器里的輸入向量，同時輸入到被測試的比和比較用的合格IC中，對兩個電路的輸出向量進行比較，看其是否一致，以此來判斷好壞。這種測試方法可用價格較低的測試儀器，比較簡單經(jīng)濟，可以進行實時重復響應測試，并可以針對VLSI內(nèi)部特定模塊生成測試圖形，對失效進行定位。但它的缺點同樣不可忽視，對于比較用的合格IC的依賴性很強，從哪里獲得最先用于比較的合格IC以及如何管理它，輸入的調(diào)試向量是設計人員確定的，改變和修正的自由度很小，對于動態(tài)狀態(tài)下的功能測試有一定的限制，不可能進行參數(shù)測試。這種測試方法一般用于VLSI制造中的GO/NOGO測試。3、測試圖形存儲法這是目前應用最廣泛的邏輯VLSI功能測試法。在測試前，把預先脫機生成的測試圖形輸入列VLSI測試儀器的緩沖存儲器里，然后進行邏輯功能測試，也叫存儲響應法，具