實驗一Xilinx_ISE軟件使用與計數器相關實驗實驗目的了解并掌握采用可編程邏輯器件實現數字電路與系統的方法；學習并掌握采用Xilinx_ISE軟件開發可編程器件的過程學習使用verilogHDL描述數字邏輯電路與系統的方法；掌握分層次、分模塊的電路設計方法，熟悉使用可編程器件實現數字系統的一般步驟。實驗條件PC機XilinxISE1軟件USB下載線DigilentAdept軟件〔2.0或更新版〕Xilinx大學方案開發板Basys2預習要求閱讀實驗原理及參考資料，了解使用XilinxISE1軟件開發Xilinx可編程器件，設計實現所需電子系統的流程。實驗原理4.1可編程器件開發流程4.2XilinxISE1軟件概要介紹ISE簡要介紹Xilinx是全球領先的可編程邏輯完整解決方案的供給商，研發、制造并銷售應用范圍廣泛的高級集成電路、軟件設計工具以及定義系統級功能的IP〔IntellectualProperty〕核，長期以來一直推動著FPGA技術的開展。Xilinx的開發工具也在不斷地升級，目前的ISEProjectNavigator13.x集成了FPGA開發需要的所有功能，其主要特點有：?包含了Xilinx新型SmartCompile技術，可以將實現時間縮減2.5倍，能在最短的時間內提供最高的性能，提供了一個功能強大的設計收斂環境；?全面支持Virtex-5系列器件〔業界首款65nmFPGA〕；?集成式的時序收斂環境有助于快速、輕松地識別FPGA設計的瓶頸；?可以節省一個或多個速度等級的本錢，并可在邏輯設計中實現最低的總本錢。ISEProject的主要功能包括設計輸入、綜合、仿真、實現和下載，涵蓋了FPGA開發的全過程，從功能上講，其工作流程無需借助任何第三方EDA軟件。?設計輸入：ISE提供的設計輸入工具包括用于HDL代碼輸入和查看報告的ISE文本編輯器〔TheISETextEditor〕，用于原理圖編輯的工具ECS〔TheEngineeringCaptureSystem〕，用于生成IPCore的CoreGenerator，用于狀態機設計的StateCAD以及用于約束文件編輯的ConstraintEditor等。?綜合：ISE的綜合工具不但包含了Xilinx自身提供的綜合工具XST，同時還可以內嵌MentorGraphics公司的LeonardoSpectrum和Synplicity公司的Synplify，實現無縫鏈接。?仿真：ISE本身自帶了一個具有圖形化波形編輯功能的仿真工具HDLBencher，同時又提供了使用ModelTech公司的Modelsim進行仿真的接口。?實現：此功能包括了翻譯、映射、布局布線等，還具備時序分析、管腳指定以及增量設計等高級功能。?下載：下載功能包括了BitGen，用于將布局布線后的設計文件轉換為位流文件，還包括了ImPACT，功能是進行設備配置和通信，控制將程序燒寫到FPGA芯片中去。?使用ISE進行FPGA設計的各個過程可能涉及到的設計工具如表4-1所示。4.3使用XilinxISE1軟件開發可編程器件的流程介紹4.3.〔1〕開啟軟件:開始程序XilinxISEISEDesignToolsProjectNavigator,會出現的畫面.〔2〕在軟件環境下,開啟一個新的工程:FileNewProject.[ProjectName]:lab1_4bitsLEDs[ProjectLocation]:E:\Training\training_demo\Verilog\lab1_4bitsLEDs(依使用者設定的目錄).[Top-LevelModuleType]:HDL(代表最上層的設計模塊是以HDL方式實現的模塊.圖4.3.1〔3〕單擊next,下一個畫面就是設定硬件FPGA的參數---請對照實驗板芯片系列進行選擇！[FPGA系列(DeviceFamily)]:Spartan3E(請看板子的FPGAFPGA的編號)[FPGA名稱(Device)]:XC3S100E(請參考開發板的FPGAFPGA的編號)[FPGA包裝(Package)]:CP132(請參考開發板的FPGAFPGA的編號)[FPGA速度等級(Speed)]:-4(FPGA速度等級)[綜合工具(SynthesisTool)]:XST(VHDL/Verilog)[仿真器(Simulator)]:Isim(VHDL/Verilog)圖4.3.2：FPGA參數〔4〕點擊next.此時出現此工程所有設定的信息，若需重新設定,那么可back.若無誤,那么按finish圖.2創立新的.1創立一個新的Verilog源文件〔1〕此時出現一個工程的框架,可以允許使用者開始進行工程的設計.〔2〕創立新的設計文件:ProjectNewSource;選擇VerilogModule,并設定文件名稱為led圖：選擇源文件類型〔3〕點擊next,出現NewSourceWizard,設定此設計的輸出輸入信號.Clk:input(50m時鐘輸入信號).Reset:input(當Reset=‘0’時,去除內部計數器)Led_out:Output(跑馬燈輸出信號),勾上Bus，MSB=3,LSB=0.圖：定義模塊〔8〕按next,再按finish;此時工程參加此模塊之后,在Sourcees的窗口中會出現的編輯窗口.〔9〕在ProjectNavigator右邊的工作區可以看到的文件內容,此時可以修改或改變設計內容,在修改完成之后,利用FileSave來儲存文件.〔10〕在撰寫內容之時,可以參考ISE所附的語言模板LanguageTemplate.在本實驗中我們需要了解計數器模塊，點擊軟件界面上方的語言模板的快捷鍵，然后選擇“Verilog_SynthesisConstructs_CodingExamples_Counters〞，然后選擇所需的計數器類型以做參考。實驗代碼如下：本實驗中，時鐘晶振為50m，為了能肉眼看到計數器的led燈閃爍，那么可以將計數器的高四位led_out[26:23]傳遞給led輸出，頻率變化大概在幾赫茲。如果需要加快或降低led燈的閃爍頻率，那么可以相應加大或減小計數器的位數。.2編譯檢錯并查看電路〔1〕雙擊Synthesize-xst進行編譯糾錯,以確認設計的正確與否。〔2〕點開綜合選項，雙擊ViewRTLSchematic，并選擇Startwithaschematicofthetop-levelblock選項圖4.3.6〔3〕點擊OK，出現設計的整個電路模塊圖圖4.3.7〔4〕直接雙擊電路頂層，查看內部電路模塊圖4.3.8〔5〕如果需要查看設計內部具體有哪些實際資源組成，那么可以點開綜合選項，雙擊“viewtechnologyschematic〞圖4.3.9選擇technology〔6〕點擊OK，出現設計頂層圖4.3.10〔7〕直接雙擊頂層電路，那么可以看到設計的內部電路是由哪些資源組成的。圖4.3.11〔8〕在Processes的窗口中,直接以鼠標雙擊GenerateProgrammingFile的選項.此時ISE會自動執行并產生可以下載的.bit類型文件,此步驟是最直接驗證設計工作的正確性與否.---可以等待仿真驗證后再執行。〔9〕若在每一個步驟后都出現綠色的打勾,代表程序成功跑完而沒有錯誤和警告。假設有黃色的警告，一般可以忽略。若有一個程序都出現紅色打叉[X]的符號,代表有錯誤,可以依顯示結果來偵錯.---可以等待仿真驗證后再執行。圖.在實際燒錄FGPA之前，為了驗證設計的正確性,可以先利用測試模板(Testbench)來驗證設計的正確性。在這里請注意一下，為了加快仿真進程，仿真時將counter的低4位傳給led_out以提高頻率，更快地看到輸出仿真結果。這時，將代碼的第37行使能，第38行不使能，然后保存。(1)點擊ledHDL文件,創立一個新的測試平臺源文件:ProjectNewSource.在源文件向導里,點擊VerilogTestFixture作為源文件類型,輸入文件名稱為test.圖4.3.1(2)一直點擊next,直到點擊finish,自動生成的測試模板,在此根底上編輯輸入鼓勵：時鐘周期設定為10ns，復位信號為高持續500ns后，再將復位信號置低。圖4.3.14：(3)保存test.v。選擇sourcesforSimulation圖4.3.15：(4)雙擊SimulateBehavioralModel,ISE仿真器翻開并開始仿真,,將圖形界面縮小到適宜的界面，其仿真結果如下圖:圖4.3.16(5)我們也可以查看設計的內部信號。添加內部信號的步驟是:在Isim的InstancesandProcesses窗口中點選test,然后點擊UUT，在object窗口那么會出現全部信號：圖4.3.17：〔6〕拖動counter到仿真波形里，點擊restart按鈕,再點擊runall按鈕，運行一段時間后點擊暫停，就可以看到內部信號仿真圖。為了查看方便，將二進制數改為10進制無符號數的形式，選擇counter信號，點擊右鍵選擇radix擴展欄中的UnsignedDecimal，由圖可知counter信號是在正確計數的。圖4.3.18〔7〕關閉Isim仿真器并保存。4.3.〔1〕設定I/O腳的位置,可以利用LED.UCF來設定I/O腳的位置,以得到正確的輸出文件.ProjectNewSource.設定輸入的文件格式為ImplementationConstraintsFile,文件名稱為led(自動儲存為led.UCF)圖4.3.19〔2〕一直點擊next，最后按finish〔3〕選擇sourceforImplementation選項〔4〕點選Sourcees窗口內的led.ucf,點擊processess窗口里的userconstraints，雙擊editconstraints〔txt〕，輸入后儲存文件.其中,“LOC〞代表管腳定義，相關管腳定義請參考實驗板使用手冊或參照表；“IOSTANDARD〞代表電平標準，實驗中設定為LVCMOS33；“SLEW〞代表信號的翻轉速率，有fast和slow之分，默認是slow，時鐘信號clk變化比擬快可設定為fast。圖：UCF約束圖：BASYS管腳定義表Basys2各IO管腳定義發光二極管時鐘撥碼開關按鍵數碼管LD0M5MCLKB8SW0P11BTN0G12AN0F12LD1M11RCCLKC8SW1L3BTN1C11AN1J12LD2P6CCLKN12SW2K3BTN2M4AN2M13LD3P7UCLKM6SW3B4BTN3A7AN3K14LD4N5SW4G3BTN4CAL14LD5N4SW5F3CBH12LD6P4SW6E2CCN14LD7G1SW7N3CDN11CEP12CFL13CGM12DPN13圖：BASYSIO管腳定義圖：BASYSIO插座管腳定義表流水燈管腳定義約束文件例如NET"clk"LOC=B8;NET"led_out[0]"LOC=M5;NET"led_out[1]"LOC=M11;NET"led_out[2]"LOC=P7;NET"led_out[3]"LOC=P6;NET"reset"LOC=P11;NET"clk"IOSTANDARD=LVCMOS33;NET"led_out[0]"IOSTANDARD=LVCMOS33;NET"led_out[1]"IOSTANDARD=LVCMOS33;NET"led_out[2]"IOSTANDARD=LVCMOS33;NET"led_out[3]"IOSTANDARD=LVCMOS33;NET"reset"IOSTANDARD=LVCMOS33;NET"clk"SLEW=FAST;〔4〕在執行設計之前，需將之前我們仿真時修改的代碼給復原，將代碼的第37行去能，第38行使能，然后保存。(5)重新執行GenerateProgrammingFile,確認設計無誤〔即確認所有步驟后均出現綠色的打勾,表示無錯或至少沒有步驟出現紅色打叉[X]的符號,表示沒有不可容忍的錯誤〕。4.3.5(1)在完成設計驗證之后,就可以將led.bit寫入到FPGA內部,此時連接BASYS2實驗板的USB下載線到PC機，并翻開BASYS2實驗板上的電源開關，在PC機桌面點擊“開始->Digilent->Adept->