技術(shù)白皮書/集成芯片與芯粒技術(shù)白皮書/芯粒在本白皮書的編寫過(guò)程中，國(guó)內(nèi)多位集成芯片和芯粒領(lǐng)域?qū)＜覅⑴c了討論和編寫，他們的專業(yè)知識(shí)和科學(xué)洞察對(duì)于白皮書的形成和定稿起到了重要作用。在此，對(duì)參與本白由秘書組全體成員共同整理和編寫而成。在編寫過(guò)程中，為了更全面地呈現(xiàn)本領(lǐng)域相關(guān)技術(shù)，編寫組增加了部分技術(shù)調(diào)研內(nèi)容和趨勢(shì)判斷分析。集成芯片作為一個(gè)新興領(lǐng)域，其涉及的概念和技術(shù)仍處于不斷發(fā)展之中，我們也意識(shí)到本白皮書中可能存在內(nèi)容闡述不夠充分、不夠系統(tǒng)的問(wèn)題，也誠(chéng)懇歡迎提出寶貴），郵箱：yinhes@目錄技術(shù)白皮書集成芯片與芯粒技術(shù)白皮書 RT技術(shù)白皮書RT技術(shù)白皮書集成電路是現(xiàn)代信息技術(shù)的產(chǎn)業(yè)核心和基礎(chǔ)耗墻”、“存儲(chǔ)墻”、“面積墻”，傳統(tǒng)集成電路尺寸微縮的技術(shù)途徑難對(duì)于我國(guó)而言，集成芯片技術(shù)對(duì)于集成電路產(chǎn)業(yè)具有更加重要意一些先進(jìn)裝備、材料、EDA以及成套工藝等方面被限制，導(dǎo)致我國(guó)短期內(nèi)難以持續(xù)發(fā)展尺寸微縮的技術(shù)路線。集成芯片技術(shù)提供了一條利用自主集成電路工藝研制跨越1-2個(gè)工藝節(jié)點(diǎn)性能的高端芯本技術(shù)白皮書邀請(qǐng)了集成芯片與芯粒領(lǐng)域的優(yōu)勢(shì)研究力量關(guān)、產(chǎn)業(yè)政策等提供參考。在撰寫過(guò)程中，技術(shù)白皮書 2.1集成芯片與芯粒的定義集成芯片的概念源于2010年臺(tái)積電的蔣尚義博士提出的“先進(jìn)封裝”概念，他提出可以通過(guò)于是在2022年自然科學(xué)基金委召開的雙清論壇上，孫凝暉院士、劉明院士以及技術(shù)白皮書 2.1集成芯片與芯粒的定義集成芯片的概念源于2010年臺(tái)積電的蔣尚義博士提出的“先進(jìn)封裝”概念，他提出可以通過(guò)于是在2022年自然科學(xué)基金委召開的雙清論壇上，孫凝暉院士、劉明院士以及集成芯片設(shè)計(jì)對(duì)比傳統(tǒng)的集成電路單芯片設(shè)計(jì)可實(shí)現(xiàn)如除了上述技術(shù)突破外，集成芯片還能獲得成本上的收益。集成芯片與芯粒1.21.2本白皮書意義本白皮書闡述了集成芯片與芯粒的內(nèi)涵、集成芯片架構(gòu)與電路設(shè)計(jì)技術(shù)、集成芯片EDA和多物傳統(tǒng)集成電路是通過(guò)將大量晶體管集成制造在一個(gè)硅襯底的二維平面上形成指先將晶體管集成制造為特定功能的芯粒（Chiplet傳統(tǒng)集成電路是通過(guò)將大量晶體管集成制造在一個(gè)硅襯底的二維平面上形成指先將晶體管集成制造為特定功能的芯粒（Chiplet再按照應(yīng)用需求將芯粒通過(guò)半導(dǎo)體技術(shù)集成制造為芯片。其中，芯粒（Chiplet）是指預(yù)先制造好、具有特定功能、可組合第三章分析了集成芯片架構(gòu)與電路設(shè)計(jì)技術(shù)，詳細(xì)闡述集成芯片設(shè)計(jì)方法第四章分析了集成芯片EDA和多物理場(chǎng)仿真的相關(guān)技術(shù)，包括集成度的電-熱-力多場(chǎng)耦合仿真以及集成芯片的可測(cè)性與測(cè)試第五章分析了集成芯片的工藝原理，包括RDL/硅基板（Interposer）制造工藝、高密度凸點(diǎn)鍵323晶圓級(jí)集成stagevariableDomainwalllogicTransistorlaserSTGagnetoelectricspinwaveExcitonicTFET2DFETTopologicalinsulatorspinFETMottFETsiFETNFETNeg-cgFETCNTFET晶圓級(jí)集成stagevariableDomainwalllogicTransistorlaserSTGagnetoelectricspinwaveExcitonicTFET2DFETTopologicalinsulatorspinFETMottFETsiFETNFETNeg-cgFETCNTFETNEMS光電集成大芯片3D集成PCMMRAMRRAM2.5D集成subconventionalNovetructuresource:IRDS,materialsFeRAMFeFET新興存儲(chǔ)/計(jì)算器件隨著技術(shù)體系和產(chǎn)業(yè)生態(tài)逐漸構(gòu)建，集成芯片第一條路徑：尺寸微縮02集成芯片的內(nèi)涵技術(shù)白皮書隨著集成電路工藝進(jìn)入5nm以下，尺寸微縮接近物理極限，單純依靠縮小晶體管尺寸提高芯片第二條路徑是通過(guò)發(fā)展新原理器件，研發(fā)新材料，實(shí)現(xiàn)單個(gè)晶體管器件的性能提升。隨著鐵電存儲(chǔ)器FeRAM、阻變存儲(chǔ)器RRAM、磁存儲(chǔ)器MRAM、相變存儲(chǔ)器PCM、鐵電晶體管FeFET等多種新原理器件的發(fā)展，結(jié)合寬禁帶半導(dǎo)體、二維材料、碳納米管等新材料的研究，探索超越傳統(tǒng)連接和延遲，都接近于芯片而不是PCB或者有機(jī)基板，因此最早做集成芯片工作的是臺(tái)積電等芯片制造廠商。另外，我國(guó)科學(xué)家也提出了晶上系統(tǒng)[13]和集成系統(tǒng)[14]等概念，在技術(shù)理 2.2集成芯片是集成電路性能提升的三條路徑第二條路徑第二條路徑:新器件新材料碳納米管二維材料 ReRAMFeRAMMRAMFeFETPCM新興邏輯器件FinFETGAA高K新興邏輯器件545 應(yīng)用1芯片應(yīng)用2 應(yīng)用1芯片應(yīng)用2芯片應(yīng)用3芯片…模塊傳感器模塊計(jì)算模塊執(zhí)行器模塊復(fù)用方法…應(yīng)用N芯片02集成芯片的內(nèi)涵技術(shù)白皮書集成芯片將帶來(lái)基于芯粒復(fù)用的芯片敏捷設(shè)計(jì)方法。未來(lái)，芯片的發(fā)展集成芯片將帶來(lái)基于芯粒復(fù)用的芯片敏捷設(shè)計(jì)方法。未來(lái)，芯片的發(fā)展升芯片性能的重要途徑，在短期內(nèi)難以突破自主EUV光刻機(jī)和先進(jìn)節(jié)點(diǎn)制造工藝的情況下，可以提供一條利用自主低世代集成電路工藝實(shí)現(xiàn)跨越1基于越先進(jìn)的工藝制程來(lái)設(shè)計(jì)物端芯片面臨的復(fù)雜度和設(shè)計(jì)成本將進(jìn)一步加典型的IP包括CPU、模擬傳感器、存儲(chǔ)器、加速器、接口驅(qū)動(dòng)等。上述在一個(gè)單芯片上集成的方案集成芯片技術(shù)為解決昆蟲綱悖論提供了一條新思路。除了具有核芯片設(shè)計(jì)廠商可以選擇第三方的“芯粒”預(yù)制件形式提供的IP，通過(guò)半導(dǎo)體集成工藝將芯粒在一個(gè) 2.3集成芯片將引導(dǎo)集成電路設(shè)計(jì)的新范式 2.3集成芯片將引導(dǎo)集成電路設(shè)計(jì)的新范式 2.4集成芯片的現(xiàn)狀和趨勢(shì)最早的集成芯片原型是由臺(tái)積電與美國(guó)賽靈思（Xilinx）公司共同完成的一款大容量FPGA芯片V7200T，它將四個(gè)大規(guī)模的FPGA芯粒在一塊硅基板（Interposer）上連接在一起，形成一個(gè)超過(guò)2000個(gè)可編程邏輯門的系統(tǒng)。借助這一芯片的開發(fā)，臺(tái)積電也完成了基于半導(dǎo)體工藝的芯片互連封達(dá)公司的GP100GPU芯片，它的結(jié)構(gòu)是通過(guò)CoWoS工藝將GPU芯粒和多個(gè) 2.4集成芯片的現(xiàn)狀和趨勢(shì)7672016年2019年2022/23年2011年技術(shù)白皮書硅基板芯粒2016年2019年2022/23年2011年技術(shù)白皮書硅基板芯粒有機(jī)基板集成芯片與芯粒IntelPonteVecchio華為昇騰910華為昇騰910AI+DRAM+IO3種芯粒共6顆2.5D集成2層堆疊英偉達(dá)GP100GPU+DRAMx42種芯粒共5顆2.5D集成2層堆疊XilinxV72000T4顆相同F(xiàn)PGA芯粒2.5D集成2層堆疊先進(jìn)封裝概念被提出 3.1從集成芯片到芯粒：分解與組合的難題6種芯粒共47顆3D 3.1從集成芯片到芯粒：分解與組合的難題AMDMI300CPU+GPU+SRAM+DRAM+Bridge“組合”指將眾多的芯粒預(yù)制構(gòu)件按照某種結(jié)構(gòu)組合設(shè)計(jì)成不同應(yīng)用領(lǐng)域所需要的專用芯片和系統(tǒng)。根據(jù)目標(biāo)應(yīng)用，構(gòu)建最“組合”指將眾多的芯粒預(yù)制構(gòu)件按照某種結(jié)構(gòu)組合設(shè)計(jì)成不同應(yīng)用領(lǐng)域所需要的專用芯片和系統(tǒng)。根據(jù)目標(biāo)應(yīng)用，構(gòu)建最出于成本、安全性、系統(tǒng)性能等多重因素的考量，學(xué)術(shù)界成本因素。摩爾定律的放緩與日益增長(zhǎng)的性能需求導(dǎo)致芯片面積日益增長(zhǎng)。這不僅引發(fā)了芯片良率的下降，還降低了晶圓的利用率，拉高了芯片的制造成本。學(xué)術(shù)界對(duì)芯粒系統(tǒng)的近年來(lái)，隨著TSV、銅-銅混合鍵合等工藝的成熟，3D集成芯片成為了高性能處理器領(lǐng)域新的片。上述產(chǎn)品將將6-8種，超過(guò)20個(gè)芯粒的芯粒集成在的扇出工藝（FanOut）可以實(shí)現(xiàn)更大規(guī)模的芯粒集成，美國(guó)Tesla公司基于FanOut工藝開發(fā)面向UCSB提出的模型表明RE成本受到芯粒工藝、系統(tǒng)規(guī)模、封裝良多個(gè)將復(fù)雜功能芯片分解為多個(gè)芯粒構(gòu)件的工作：AMD在第二代EPYC架構(gòu)中將計(jì)算與IO部分拆個(gè)CPU核，無(wú)論是集成的芯粒數(shù)和體系結(jié)構(gòu)上的計(jì)算核心數(shù)，都實(shí)現(xiàn)了突破，從體系架構(gòu)和設(shè)計(jì)方二號(hào)”的工作，集成度和性能將進(jìn)一步提升。2022年，復(fù)旦大學(xué)集成芯片與系統(tǒng)全國(guó)重點(diǎn)實(shí)驗(yàn)室基于集成扇出封裝工藝實(shí)現(xiàn)了存算一體2.5D芯片，采用片間按層流水的可擴(kuò)展架構(gòu)實(shí)現(xiàn)了系統(tǒng)算力與疊工藝將圖像傳感器芯粒、模擬讀出電路芯粒、圖像信號(hào)處理與AI芯粒集成為一個(gè)組件，面向像素集成芯片中，由于每個(gè)芯粒由不同的單位設(shè)計(jì)，因此接口的標(biāo)準(zhǔn)化是系統(tǒng)能夠高效率組合的Express，UCIe）正式成立，旨在構(gòu)建芯粒技術(shù)在芯片上的互聯(lián)標(biāo)準(zhǔn)。在我國(guó)，中國(guó)計(jì)算機(jī)互連技術(shù)聯(lián)盟的《小芯片接口總線技術(shù)要求》和中關(guān)村高性能芯片互聯(lián)技術(shù)聯(lián)盟的《98903集成芯片的架構(gòu)與電路設(shè)計(jì)芯粒3.23.2芯粒間互連網(wǎng)絡(luò)工業(yè)界和學(xué)術(shù)界對(duì)這一問(wèn)題也開展了探索：zGlue[22]提供了包含MCU、傳感器等芯粒的庫(kù)，用戶工業(yè)界和學(xué)術(shù)界對(duì)這一問(wèn)題也開展了探索：zGlue[22]提供了包含MCU、傳感器等芯粒的庫(kù)，用戶還是面向?qū)Ｓ妙I(lǐng)域的芯粒組合，均可以通過(guò)集成不同數(shù)量的芯粒來(lái)獲得不同性能的從互連網(wǎng)絡(luò)的通信效率進(jìn)行考慮，網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)從固定、簡(jiǎn)單的通用拓?fù)浣Y(jié)構(gòu)網(wǎng)格（Mesh）以及環(huán)形曲面（Torus）等基礎(chǔ)網(wǎng)絡(luò)結(jié)構(gòu)，由于其結(jié)構(gòu)簡(jiǎn)單規(guī)則，是芯粒間網(wǎng)絡(luò)中最為廣泛使用的通用拓?fù)洌湫屯負(fù)渚W(wǎng)格結(jié)構(gòu)如圖3.3所示。采用通用拓?fù)錁?gòu)成互連網(wǎng)絡(luò)的有堆疊拓?fù)浣Y(jié)構(gòu)。此外，POPSTAR[30][31]基于光電連接的芯(a)固定拓?fù)?b)不規(guī)則拓?fù)?c)動(dòng)態(tài)重構(gòu)拓?fù)錈o(wú)論是芯粒分解還是芯粒組合，都是復(fù)雜的優(yōu)化問(wèn)題，依靠人力難給予了設(shè)計(jì)自動(dòng)化工具和大規(guī)模集成芯片仿真器新的機(jī)遇。在芯粒時(shí)代，我們需要更高效的EDA工當(dāng)網(wǎng)絡(luò)流量不均衡或動(dòng)態(tài)變化，通用、規(guī)則的拓?fù)浣Y(jié)構(gòu)無(wú)法適配當(dāng)前流量需求將導(dǎo)致?lián)砣鵁o(wú)論是芯粒分解還是芯粒組合，都是復(fù)雜的優(yōu)化問(wèn)題，依靠人力難給予了設(shè)計(jì)自動(dòng)化工具和大規(guī)模集成芯片仿真器新的機(jī)遇。在芯粒時(shí)代，我們需要更高效的EDA工不規(guī)則拓?fù)浣Y(jié)構(gòu)針對(duì)應(yīng)用的通信流量需求進(jìn)行了優(yōu)化，然而不同應(yīng)用的03集成芯片的架構(gòu)與電路設(shè)計(jì)芯粒可重構(gòu)拓?fù)湓试S根據(jù)應(yīng)用數(shù)據(jù)傳輸需求進(jìn)行動(dòng)態(tài)配置和調(diào)整，提供了可重構(gòu)拓?fù)湓试S根據(jù)應(yīng)用數(shù)據(jù)傳輸需求進(jìn)行動(dòng)態(tài)配置和調(diào)整，提供了芯粒集成系統(tǒng)的路由算法需要滿足以下特性：1）拓?fù)錈o(wú)關(guān)性，路由算法應(yīng)該能夠適用于通用和連網(wǎng)絡(luò)拓?fù)洹?）完全可達(dá)性，若源和目的地之間存在路徑，路由算法應(yīng)該始終能夠找到該條可行的目的芯粒的可行路徑。3）故障獨(dú)立性，路由算法需要具備對(duì)節(jié)點(diǎn)或鏈路故障的容錯(cuò)能力。當(dāng)發(fā)生故在設(shè)計(jì)面向芯粒集成的系統(tǒng)的路由算法時(shí)，需要根據(jù)具體的集成方案和系3.33.3芯粒互連的接口協(xié)議現(xiàn)有面向芯粒的接口協(xié)議主要分為兩類：物理層接口協(xié)議和完整的協(xié)根數(shù)據(jù)線，兩對(duì)差分時(shí)鐘以及用于初始化的邊帶信號(hào)。AIB在單線極大的數(shù)在面向芯粒集成的互連網(wǎng)絡(luò)設(shè)計(jì)中，考慮到單個(gè)芯粒內(nèi)集成了更高數(shù)提升系統(tǒng)的容錯(cuò)性能。容錯(cuò)拓?fù)淇梢圆扇∫韵虏呗?）冗余網(wǎng)絡(luò)。使用多條路徑建立芯粒之間的（2）高連接性網(wǎng)絡(luò)。高連接性網(wǎng)絡(luò)的目標(biāo)是確保大多數(shù)節(jié)點(diǎn)具有較高的節(jié)點(diǎn)基數(shù)，從而為網(wǎng)絡(luò)提供行不同的路由策略以繞過(guò)或避免故障區(qū)域的通信，這也是容錯(cuò)路由的重要研究方向。為了提升錯(cuò)誤處理能力，容錯(cuò)路由算法可以采取以下策略1）動(dòng)態(tài)路徑選擇。路由算法可以根據(jù)實(shí)時(shí)的網(wǎng)絡(luò)狀態(tài)和錯(cuò)誤信息，動(dòng)態(tài)選擇最佳路徑來(lái)繞過(guò)故障區(qū)域。這可以通過(guò)監(jiān)測(cè)鏈路狀態(tài)、節(jié)點(diǎn)負(fù)載、延遲等指標(biāo)來(lái)實(shí)現(xiàn)。路由算法可以基于這些信息做出即時(shí)的路由決策，將數(shù)據(jù)流量導(dǎo)向可用的路在面向芯粒集成的互連網(wǎng)絡(luò)設(shè)計(jì)中，考慮到單個(gè)芯粒內(nèi)集成了更高數(shù)提升系統(tǒng)的容錯(cuò)性能。容錯(cuò)拓?fù)淇梢圆扇∫韵虏呗?）冗余網(wǎng)絡(luò)。使用多條路徑建立芯粒之間的（2）高連接性網(wǎng)絡(luò)。高連接性網(wǎng)絡(luò)的目標(biāo)是確保大多數(shù)節(jié)點(diǎn)具有較高的節(jié)點(diǎn)基數(shù)，從而為網(wǎng)絡(luò)提供行不同的路由策略以繞過(guò)或避免故障區(qū)域的通信，這也是容錯(cuò)路由的重要研究方向。為了提升錯(cuò)誤處理能力，容錯(cuò)路由算法可以采取以下策略1）動(dòng)態(tài)路徑選擇。路由算法可以根據(jù)實(shí)時(shí)的網(wǎng)絡(luò)狀態(tài)和錯(cuò)誤信息，動(dòng)態(tài)選擇最佳路徑來(lái)繞過(guò)故障區(qū)域。這可以通過(guò)監(jiān)測(cè)鏈路狀態(tài)、節(jié)點(diǎn)負(fù)載、延遲等指標(biāo)來(lái)實(shí)現(xiàn)。路由算法可以基于這些信息做出即時(shí)的路由決策，將數(shù)據(jù)流量導(dǎo)向可用的路此外，盡管Chiplet物理接口大多走的是并行化方向，但追求高速率的Serdes接口依靠著更高0.8V的電壓和0.3V的電壓擺幅下實(shí)現(xiàn)0.84UI的眼寬和75%擺幅的眼高，而其256的數(shù)據(jù)位寬和芯粒間的數(shù)據(jù)傳輸有許多重要的功能需求，如對(duì)核間數(shù)據(jù)通信業(yè)務(wù)邏輯的ODSA首先注意到了完整協(xié)議棧的重要性，并于2鏈路層通過(guò)CRC校驗(yàn)和重傳機(jī)制實(shí)現(xiàn)可靠1、支持soc總線協(xié)議2、針對(duì)協(xié)議適配傳輸格式3、允許自定義協(xié)議ODSA首先注意到了完整協(xié)議棧的重要性，并于2鏈路層通過(guò)CRC校驗(yàn)和重傳機(jī)制實(shí)現(xiàn)可靠1、支持soc總線協(xié)議2、針對(duì)協(xié)議適配傳輸格式3、允許自定義協(xié)議無(wú)無(wú)JESDC/ECC/TSMC無(wú)0.3-1.250.4-1.15協(xié)議-協(xié)議-1、支持?jǐn)?shù)據(jù)仲裁/選擇2、支持CRC校驗(yàn)1、支持?jǐn)?shù)據(jù)仲裁/選擇2、支持CRC校驗(yàn)/錯(cuò)誤重傳3、鏈路狀態(tài)管理4、傳輸參數(shù)協(xié)商適配-1、鏈路訓(xùn)練2、鏈路修復(fù)3、鏈路反轉(zhuǎn)4、數(shù)據(jù)加擾/解擾5、邊帶信號(hào)訓(xùn)練及傳輸6、模擬信號(hào)接口7、前向時(shí)鐘芯粒間通信是基于高速接口電路完成的,它和傳統(tǒng)的PCB級(jí)高速鏈路之間有一些相似之處，但也存在著關(guān)鍵的區(qū)別：1）超短距離：在一個(gè)封裝體內(nèi)，芯粒間互連距離通常適配-1、鏈路訓(xùn)練2、鏈路修復(fù)3、鏈路反轉(zhuǎn)4、數(shù)據(jù)加擾/解擾5、邊帶信號(hào)訓(xùn)練及傳輸6、模擬信號(hào)接口7、前向時(shí)鐘架構(gòu)類似，UCIe由協(xié)議層、片間適配層和物理層構(gòu)成。UCIe協(xié)議層沿用成熟的PCIe和CXL協(xié)議以實(shí)現(xiàn)對(duì)現(xiàn)有生態(tài)的最大兼容，片間適配層則利用CRC校驗(yàn)以及重傳機(jī)制保證數(shù)據(jù)傳輸?shù)目煽啃浴CIe在物理層采用AIB接口，在電氣特性上具有廣泛兼容性的同時(shí)，可實(shí)現(xiàn)物理通道損壞的自動(dòng)檢測(cè)和通道重映射等功能。UCIe是chiplet完整協(xié)議棧的典型代表，其物理層的模塊化設(shè)計(jì)、容錯(cuò)功能、以及鏈路層的校驗(yàn)重傳機(jī)制契合chiplet應(yīng)用場(chǎng)景。因此，設(shè)計(jì)全新的在國(guó)內(nèi)，由中科院計(jì)算所牽頭的團(tuán)標(biāo)T/架構(gòu)類似，UCIe由協(xié)議層、片間適配層和物理層構(gòu)成。UCIe協(xié)議層沿用成熟的PCIe和CXL協(xié)議以實(shí)現(xiàn)對(duì)現(xiàn)有生態(tài)的最大兼容，片間適配層則利用CRC校驗(yàn)以及重傳機(jī)制保證數(shù)據(jù)傳輸?shù)目煽啃浴CIe在物理層采用AIB接口，在電氣特性上具有廣泛兼容性的同時(shí)，可實(shí)現(xiàn)物理通道損壞的自動(dòng)檢測(cè)和通道重映射等功能。UCIe是chiplet完整協(xié)議棧的典型代表，其物理層的模塊化設(shè)計(jì)、容錯(cuò)功能、以及鏈路層的校驗(yàn)重傳機(jī)制契合chiplet應(yīng)用場(chǎng)景。因此，設(shè)計(jì)全新的在國(guó)內(nèi)，由中科院計(jì)算所牽頭的團(tuán)標(biāo)T/CESA1248—2023是中國(guó)電子工業(yè)標(biāo)準(zhǔn)化技術(shù)協(xié)會(huì)于無(wú)線互連接口也是芯粒間互聯(lián)的一種解決方案。它的優(yōu)勢(shì)是不依賴先進(jìn)封裝工藝特別是TSV，可以完全兼容現(xiàn)有的CMOS工藝。其互連是通過(guò)芯粒間電感耦合實(shí)現(xiàn)的。基于電感的互連接口在兩個(gè)芯粒上各放置一個(gè)線圈，通過(guò)線圈間的電磁耦合傳遞無(wú)線信號(hào)，如圖3.12所示。但是考慮到在電感的面積，無(wú)線互連的能效和速率方面相對(duì)于有線互連方案并無(wú)優(yōu)勢(shì)。此外，無(wú)線互連只適用于3D光互連接口是更前瞻的芯粒間的接口方案，它通過(guò)集成在硅晶圓上的八波長(zhǎng)分布式反饋（DFB）激光器陣列和光波導(dǎo)，可以實(shí)現(xiàn)單線低功耗、高性能、太比特每秒（TBps）的互連速率，較電互連03集成芯片的架構(gòu)與電路設(shè)計(jì)芯粒）（在芯粒互連的高速接口上，仍然存在這多個(gè)科學(xué)問(wèn)題，如突破功耗瓶頸的新電路，兼容不同信NUMA結(jié)構(gòu)提供了高效的共享數(shù)據(jù)方式和靈活的資源分配方案，但相應(yīng)地需要解決如何加速跨核心）（在芯粒互連的高速接口上，仍然存在這多個(gè)科學(xué)問(wèn)題，如突破功耗瓶頸的新電路，兼容不同信3.5多芯粒系統(tǒng)的存儲(chǔ)架構(gòu)多芯粒系統(tǒng)的訪存性能受限于物理結(jié)構(gòu)所提供的帶寬，在垂直存儲(chǔ)中，存儲(chǔ)單元以垂直方向堆疊在一起，形成多層結(jié)構(gòu)。每一層都包含多個(gè)存儲(chǔ)單元，3.5多芯粒系統(tǒng)的存儲(chǔ)架構(gòu)多芯粒系統(tǒng)的訪存性能受限于物理結(jié)構(gòu)所提供的帶寬，在垂直存儲(chǔ)中，存儲(chǔ)單元以垂直方向堆疊在一起，形成多層結(jié)構(gòu)。每一層都包含多個(gè)存儲(chǔ)單元，3DV-Cache，額外的緩存層可以提供更高的緩存容量與更低的延遲，從而提升訪存性能。處理器內(nèi)的核心可以更頻繁地訪問(wèn)高速緩存中的數(shù)據(jù)，從而減少對(duì)主內(nèi)存的訪L3V-Cache問(wèn)，提高數(shù)據(jù)訪問(wèn)速度。這些方案利用垂直存儲(chǔ)的優(yōu)勢(shì)，實(shí)現(xiàn)了更高計(jì)算核的存儲(chǔ)容量、更快的數(shù)據(jù)訪問(wèn)速度 3.6集成芯片大功率供電電路集成芯片的供電系統(tǒng)面臨多方面的約束。集成芯片對(duì)成能夠采用TSV進(jìn)行芯粒間的供電傳輸，但TSV的電流密度受限，萬(wàn)瓦級(jí)供電所需的TSV數(shù)量將時(shí)，供電電路需要集成大面積的電容、電感等無(wú)源器件保持供電穩(wěn)定，傳統(tǒng)封裝可以在PCB板級(jí)集為實(shí)現(xiàn)集成芯片萬(wàn)瓦級(jí)供電的技術(shù)路線，需要研究包括多級(jí)供電架高電壓解決TSV電流密度受限的問(wèn)題。在后級(jí)供電電路采用高效率的DC-DC電路，將高供電電壓轉(zhuǎn)換為芯粒內(nèi)部所需的較低工作電壓（如1V）。多級(jí)供電電路的一個(gè)重要挑戰(zhàn)是如何在較先進(jìn)工藝技術(shù)白皮書集成芯片與芯粒集成芯片的規(guī)模遠(yuǎn)遠(yuǎn)大于普通的單芯片規(guī)模，若芯片設(shè)計(jì)的（一）集成芯片的系統(tǒng)規(guī)劃與分解組合：用于在具體設(shè)計(jì)之前的集成芯片的（二）芯粒設(shè)計(jì)：與典型的VLSI設(shè)計(jì)方法和EDA類似，包含邏輯綜合、布局布線與時(shí)序/物技術(shù)白皮書集成芯片與芯粒集成芯片的規(guī)模遠(yuǎn)遠(yuǎn)大于普通的單芯片規(guī)模，若芯片設(shè)計(jì)的（一）集成芯片的系統(tǒng)規(guī)劃與分解組合：用于在具體設(shè)計(jì)之前的集成芯片的（二）芯粒設(shè)計(jì)：與典型的VLSI設(shè)計(jì)方法和EDA類似，包含邏輯綜合、布局布線與時(shí)序/物后的跨芯粒時(shí)序分析、布局布線優(yōu)化，同時(shí)還需要考慮3D集成的可測(cè)性設(shè)計(jì)，因?yàn)樵?D集成后部（五）系統(tǒng)級(jí)驗(yàn)證與多物理場(chǎng)仿真：用于準(zhǔn)確捕獲和分析系統(tǒng)內(nèi)電—熱—力發(fā)生的復(fù)雜交互和術(shù)方案是利用TSV的電感特性，并在大面積基板上 4.1集成芯片對(duì)自動(dòng)化設(shè)計(jì)方法與 4.1集成芯片對(duì)自動(dòng)化設(shè)計(jì)方法與EDA工具的新需求熱導(dǎo)率λ(T)熱應(yīng)力結(jié)點(diǎn)溫度C(T)Y(T) Q熱導(dǎo)率λ(T)熱應(yīng)力結(jié)點(diǎn)溫度C(T)Y(T) Q熱接觸接觸電阻其中，互連線的電磁場(chǎng)仿真和自動(dòng)化布線、電-熱-力多物理場(chǎng)仿真和3D集成芯片的其中，互連線的電磁場(chǎng)仿真和自動(dòng)化布線、電-熱-力多物理場(chǎng)仿真和3D集成芯片的 4.2芯粒間互連線的電磁場(chǎng)仿真與版圖自動(dòng)化 4.3芯粒尺度的電—熱—力多場(chǎng)耦合仿真伴隨著芯粒數(shù)量和種類的增加，芯粒間互連線數(shù)也急劇增加。可以預(yù)計(jì)，未來(lái)存在差異，導(dǎo)致已有的片上布線的EDA工具難以應(yīng)用到集成芯片的片間。在單個(gè)芯片內(nèi)，金屬布線還可以通過(guò)內(nèi)插緩沖電路來(lái)避免過(guò)長(zhǎng)（100微米以上）的互連精確且快速的電磁場(chǎng)仿真對(duì)于滿足集成芯片的信號(hào)完整性約束起到重要支撐作用。2.5D/3D集成工藝引入的微凸點(diǎn)、伴隨著芯粒數(shù)量和種類的增加，芯粒間互連線數(shù)也急劇增加。可以預(yù)計(jì)，未來(lái)存在差異，導(dǎo)致已有的片上布線的EDA工具難以應(yīng)用到集成芯片的片間。在單個(gè)芯片內(nèi)，金屬布線還可以通過(guò)內(nèi)插緩沖電路來(lái)避免過(guò)長(zhǎng)（100微米以上）的互連精確且快速的電磁場(chǎng)仿真對(duì)于滿足集成芯片的信號(hào)完整性約束起到重要支撐作用。2.5D/3D集成工藝引入的微凸點(diǎn)、TSV結(jié)構(gòu)具有復(fù)雜的寄生效應(yīng)，對(duì)信號(hào)的影響難以用RLC集總電路模型準(zhǔn)確評(píng)估。因此需要使用電磁場(chǎng)計(jì)算方法得到S參數(shù)模型。增強(qiáng)電場(chǎng)積分方程方法（EnhancedElectricFieldIntegralEquation，EFIE）是一伴隨集成芯片芯粒數(shù)和互連線數(shù)規(guī)模急劇增長(zhǎng)，現(xiàn)有的電磁場(chǎng)S參數(shù)模型的提取效率低，嚴(yán)重在考慮仿真精度的前提下，縮短信號(hào)完整分析仿真時(shí)溫度場(chǎng)pCp?▽.(k▽T)?φ=0?k▽T.n=q.(Fc,Tj),vxESq?k▽T.n=q.(T,Ta),vxEShTT熱膨脹系數(shù)機(jī)械場(chǎng)機(jī)械場(chǎng)(λ+μ)▽(▽.u)+μ▽2u+f?β▽T=pu[λ(▽.u)I+μ(u▽+▽u)].n=t+βTn,vxESt2,vxESc接觸面示的平面芯片三維堆疊集成芯片的比較中，我們可以看到，在單芯片內(nèi)長(zhǎng)距離的全局連線可以被堆疊后的短距離的垂直線所替代。因此，堆疊后的短距離線較長(zhǎng)距離線有望從毫米級(jí)縮小到百微米量級(jí)，顯著提升互連線的負(fù)責(zé)和驅(qū)動(dòng)功耗。然而，上述性能的提升是建立在高維度布局布線優(yōu)化平面SOC三維堆疊集成芯片EDBCE長(zhǎng)距離全局連線CD示的平面芯片三維堆疊集成芯片的比較中，我們可以看到，在單芯片內(nèi)長(zhǎng)距離的全局連線可以被堆疊后的短距離的垂直線所替代。因此，堆疊后的短距離線較長(zhǎng)距離線有望從毫米級(jí)縮小到百微米量級(jí)，顯著提升互連線的負(fù)責(zé)和驅(qū)動(dòng)功耗。然而，上述性能的提升是建立在高維度布局布線優(yōu)化平面SOC三維堆疊集成芯片EDBCE長(zhǎng)距離全局連線CD1VS1短距離垂直連線○硅基板{04集成芯片EDA和多物理場(chǎng)仿真芯粒硅基板{圖4.3展示了用于分析集成芯片電-熱-力多物理場(chǎng)耦合關(guān)系的示意圖。建立足夠準(zhǔn)確和寬適考慮多個(gè)場(chǎng)強(qiáng)相互作用的材料本構(gòu)關(guān)系模型、耦合PDE和傳遞機(jī)制的數(shù)值離散化以及有效求解復(fù)雜圖4.3展示了用于分析集成芯片電-熱-力多物理場(chǎng)耦合關(guān)系的示意圖。建立足夠準(zhǔn)確和寬適考慮多個(gè)場(chǎng)強(qiáng)相互作用的材料本構(gòu)關(guān)系模型、耦合PDE和傳遞機(jī)制的數(shù)值離散化以及有效求解復(fù)雜在生產(chǎn)制造環(huán)節(jié)的測(cè)試之外，針對(duì)集成芯片整個(gè)生命周期的工作狀態(tài)檢測(cè)和可靠性也延長(zhǎng)集成芯片的使用壽命。探索利用DFT中的冗余設(shè)計(jì)，對(duì)某些芯粒或互連線老化效應(yīng)超過(guò)閾值的 4.4集成芯片的可測(cè)性和測(cè)試集成芯片的可測(cè)性和測(cè)試技術(shù)相比傳統(tǒng)芯片面臨許多新的挑戰(zhàn)。集 4.4集成芯片的可測(cè)性和測(cè)試集成芯片的可測(cè)性和測(cè)試技術(shù)相比傳統(tǒng)芯片面臨許多新的挑戰(zhàn)。集展新的探索。針對(duì)單顆芯粒的測(cè)試技術(shù)，通過(guò)使用探針臺(tái)結(jié)合單個(gè)芯粒的DFT(DesignforTesting)號(hào)偏移率過(guò)大，無(wú)法滿足高速數(shù)據(jù)傳輸?shù)臅r(shí)序要求。集成芯片先進(jìn)封裝與傳統(tǒng)PCB板級(jí)封裝有顯著綜上所述，集成芯片的可測(cè)性和測(cè)試技術(shù)對(duì)提升集成芯片芯片芯片4RDL層TSV芯片2芯片3芯片1微凸焊球C4凸焊球線/mm/層技術(shù)白皮書集成芯片與芯粒線/mm/層技術(shù)白皮書 在大尺寸硅基板的制造上，仍然存在這多個(gè)科學(xué)問(wèn)題有待攻克。最由于TSV的深度一般小于硅片的厚度，因此需要將硅基板減薄到100微米以下，此時(shí)大面積硅基板易發(fā)生翹曲，甚至斷裂。建立合理的應(yīng)力模型，準(zhǔn)確預(yù)測(cè)在包含TSV、DTC等工藝后晶圓的翹曲程度將有助于突破硅基板的面積上限。但這一模型的科學(xué)基礎(chǔ)需要力學(xué)、工 5.2高密度凸點(diǎn)鍵合和集成工藝是硅基板工藝相比一般CMOS芯片工藝新增的工藝。TSV的制造工藝是通過(guò)激光鉆孔或深反應(yīng)離子支撐。再通過(guò)物理蒸鍍或電化學(xué)填充等技術(shù)，在TSV孔中沉積導(dǎo)電金屬（如銅以建立電連接。與基片表面平坦化，以便后道工續(xù)。由于TSV的深度一般小于硅片的厚度，還要將硅基板減薄后才能將TSV露頭。為了保證高性能芯片的電源完整性，在硅基板中還會(huì)制造高深寬比、高電容密度的極層和一個(gè)底部電極層之間填充電容高介電常數(shù)材料，通過(guò)將深溝槽（DT）蝕刻到硅襯底中而形成三維垂直電容器。DTC的電容密度為300硅中介層硅中介層600EMIB500400硅后端布線技術(shù)300 高密度有機(jī)基板封裝2000半節(jié)距(μm)傳統(tǒng)有機(jī)封裝2005集成芯片的工藝原理芯粒微熱控元件，實(shí)現(xiàn)芯片一體化閉式廢熱排散微熱控元件，實(shí)現(xiàn)芯片一體化閉式廢熱排散統(tǒng)的凸點(diǎn)、微凸點(diǎn)和新興的混合鍵合互連界面2）芯粒間水平互連導(dǎo)線，主要指基板或重布線層；（過(guò)芯粒內(nèi)部的硅通孔垂直連接也應(yīng)運(yùn)而生。三種互連共同組成了進(jìn)入了10微米以下。在第一類互連中，傳統(tǒng)的凸點(diǎn)鍵合方式已逼近10微米的物理極限。混合鍵合可有效突破10微米極限，向亞微米級(jí)節(jié)距進(jìn)行快速微縮。當(dāng)前比利時(shí)imec研究所已實(shí)現(xiàn)0.8微米入到Die的背面，散熱通道與熱源的距離從mm并帶來(lái)顯著的性能優(yōu)勢(shì)1）采用內(nèi)嵌式超平表面銅接口，避免了鍵合對(duì)準(zhǔn)過(guò)程中接口倒塌變形、鍵合空洞及相應(yīng)失效風(fēng)險(xiǎn)2）采用預(yù)填充式無(wú)機(jī)介電層，相比于傳統(tǒng)有機(jī)底填料，顯著提高了熱傳統(tǒng)的晶圓制造企業(yè)和封裝企業(yè)緊密協(xié)同，研發(fā)新型專用工藝。挑戰(zhàn)包括1）從當(dāng)前芯片后道工藝（BEoL）大馬士革工藝出發(fā)，制造適合混合鍵合的頂部金屬-介電層，保證高鍵合強(qiáng)度2）開發(fā)面向混合鍵合的高精度高潔凈度劃片技術(shù)，保證鍵合前后芯片邊緣無(wú)崩邊、隱裂3）控制晶高密度凸點(diǎn)鍵合和集成工藝是在系統(tǒng)集成密度、系Si 5.3基于半導(dǎo)體精密制造的散熱工藝Si（a（ab）成芯片熱-電-力-流一體化協(xié)同設(shè)計(jì)等關(guān)鍵技術(shù)。芯片熱管理技術(shù)路線主要可分為以下三個(gè)階段[75]（如圖