計組-加法器實驗報告_第1頁
計組-加法器實驗報告_第2頁
計組-加法器實驗報告_第3頁
計組-加法器實驗報告_第4頁
計組-加法器實驗報告_第5頁
全文預覽已結束

下載本文檔

版權說明：本文檔由用戶提供并上傳，收益歸屬內容提供方，若內容存在侵權，請進行舉報或認領

文檔簡介

半加器、全加器、串行進位加法器以及超前進位加法器實驗原理一位半加器A和B異或產生和Sum，與產生進位C一位全加器將一位半加器集成封裝為halfadder元件，使用兩個半加器構成一位的全加器3.4位串行進位加法器將一位全加器集成封裝為Fulladder元件，使用四個構成串行進位加法器4.超前進位加法器（4位）⑴AddBlock產生并行進位鏈中的ti(即Cthis)和di（即Cpass），以及本位結果Sum⑵進位鏈（Cmaker）四位一組并行進位鏈，假設與或非門的級延遲時間為1.5ty，與非門的延遲時間為1ty，在di和ti產生之后，只需2.5ty就可產生所有全部進位⑶超前進位加法器將以上二者結合起來即可完成，A和B各位作為各個AddBlock的輸入，低一位的進位Ci-1作為本位AddBlock的C-1的輸入。各個AddBlock輸出的C_this和C_pass作為對應的Cmaker的thisi和passi的輸入。實驗器材QuartusII仿真軟件，實驗箱實驗結果1.串行進位加法器結果2.超前進位加法器結果實驗結果分析實驗仿真結果顯示串行加法器比超前進位加法器快，部分原因應該是電路結構優化不到位。另外由于計算的位數比較少，超前進位加法鏈結構較復雜，所以優勢沒體現出來，反倒運作的更慢一點。當位數增加的時候，超前進位加法器會比串行的更快。波形穩定之前出現上下波動，應該與“競爭冒險”出現的情況類似，門的延遲和路徑的不同導致了信號變化時到達的時間有先有后，因此在最終結果形成前

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯系上傳者。文件的所有權益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網頁內容里面會有圖紙預覽，若沒有圖紙預覽就沒有圖紙。
  • 4. 未經權益所有人同意不得將文件中的內容挪作商業或盈利用途。
  • 5. 人人文庫網僅提供信息存儲空間，僅對用戶上傳內容的表現方式做保護處理，對用戶上傳分享的文檔內容本身不做任何修改或編輯，并不能對任何下載內容負責。
  • 6. 下載文件中如有侵權或不適當內容，請與我們聯系，我們立即糾正。
  • 7. 本站不保證下載資源的準確性、安全性和完整性, 同時也不承擔用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論