本文格式為Word版，下載可任意編輯——高速電路信號完整性分析與設計七第7章高速電路的時序分析

電路中，數據的傳輸一般都是在時鐘對數據信號進行有序的收發控制下進行的。芯片只能按規定的時序發送和接收數據，過長的信號延遲或信號延時匹配不當都會影響芯片的建立和保持時間，導致芯片無法正確收發數據，從而使系統不能正常工作。隨著系統時鐘頻率的不斷提高和信號邊沿不斷變陡，系統對時序有更高的要求，一方面留給數據傳輸的有效讀寫窗口越來越小，另一方面，傳輸延時要考慮的因素增多，要想在很短的時間限制里，讓數據信號從驅動端完整地傳送到接收端，就必需進行確切的時序計算和分析。

由于高速系統對時序的要求越來越嚴格，要保證好的時序，就必需有好的時鐘器件；這其中包括時鐘發生器和時鐘緩沖器。首先要求時鐘發生器提供低抖動、高質量的時鐘信號，在設計時序系統時，要求選擇適合的時鐘緩沖器進行設計，從而保證盡量大的時序余量。時鐘器件是電路板上的重要器件之一，它決定著經過電路板的信號的節奏和精度，它在電子產品中無所不在，形狀、尺寸和種類也多種多樣，如高速、低速、低功率、低歪斜、多輸出、單輸出、單電壓、多電壓、零延遲、可編程等等。

在探討時鐘器件的同時，本章還探討了時鐘設計中要考慮的一個關鍵因素——時鐘抖動。時鐘抖動是時鐘脈沖的輸出躍遷與其理想位置的偏差。本章最終探討了抖動的產生、影響、測量方法以及解決方案。7.1時序系統

依照不同的時鐘策略將信號的傳輸方式分為以下幾類：1.異步方式；信號靠握手傳輸。

2.外時鐘同步方式；兩塊芯片均使用外部時鐘。

3.內時鐘同步方式；兩塊通訊芯片中，一塊芯片給另一塊芯片提供時鐘。4.源同步方式；時鐘、數據輸出時固定相位同時傳輸。5.時鐘數據恢復方式；從信號中同時提取數據與時鐘。

本章將主要介紹高速數字互連設計中兩種常用的同步時序系統（共同時鐘同步和源時鐘同步），并分析其工作原理，然后來探討影響時序的因素，給出其解決方案。7.1.1公共時鐘同步的時序分析

7.1.1.1公共時鐘同步原理

公共時鐘同步，是指在數據的傳輸過程中，總線上的驅動端和接收端共享同一個時鐘源，

1

在同一個時鐘緩沖器（clockbuffer）發出同相時鐘作用下完成數據的正確的發送和接收。

圖7-1所示為一個典型的公共時鐘同步數據收發工作示意圖。在該例子中，驅動端（處理器）向接收端（芯片組）傳送數據，我們可以將整個數據傳送的過程考慮為三個步驟：

1.核心處理器提供數據；

2.在第一個系統時鐘的上升沿到達時，處理器將數據Dp鎖存至Qp輸出；

3.Qp沿傳輸線傳送到接收端觸發器的Dc，并在其次個時鐘上升沿到達時，將數據傳送到芯片組內部。

圖7-1公共時鐘同步數據收發工作示意圖

一般來說，標準普通時鐘系統的時鐘信號到各個模塊是同步的，即圖7—1中的Tflightclka和Tflightclkb延時一致。通過分析不難看出，整個數據從發送到接收的過程需要經歷連續的兩個時鐘沿，也就是說，假使要使系統能正常工作，就必需在一個時鐘周期內讓信號從發送端傳輸到接收端。假使信號的傳輸延遲大于一個時鐘周期，那么當接收端的其次個時鐘沿觸發時，就會造成數據的錯誤讀取，由于正確的數據還在傳輸的過程中，這就是建立時間不足帶來的時序問題。目前普通時序系統的頻率無法得到進一步提升的原因就在于此，頻率越高，時鐘周期越短，允許在傳輸線上的延時也就越小，200-300MHz已經幾乎成為普通時序系統的頻率極限。

圖7-1中，時鐘發生器產生輸出信號clk_in到達時鐘緩沖器，經時鐘緩沖器分派緩沖后發出兩路同相時鐘，一路是clkb，用于driver的數據輸出；另一路是clka，用于采樣鎖存由driver發往receiver的數據。時鐘clkb經Tflt＿clkb一段飛行時間（flighttime）后到達diver，diver內部數據由clkb鎖存經過Tco_data時間后出現在driver的輸出端口上，輸出的數據然后再經過一段飛行時間Tflt_data到達receiver的輸入端口；在receiver的輸入端口上，利用clockbuffer產生的另一個時鐘clka（經過的延時就是clka時鐘飛行時間，即Tflt＿clka）采樣鎖存這批來自driver的數據，從而完成commonclock一個時鐘周期的數據傳送過程。

以上過程說明，到達receiver的數據是利用時鐘下一個周期的上升沿采樣的，據此可得到數據傳送所應滿足的兩個必要條件：

1）receiver輸入端的數據一般都有所要求的建立時間Tsetup，它表示數據有效必需先于

2

時鐘有效的最小時間值，數據信號到達輸入端的時間應當足夠早于時鐘信號，由此可得出建立時間所滿足的不等式；

2）為了成功地將數據鎖存到器件內部，數據信號必需在接收芯片的輸入端保持足夠長時間有效以確保信號正確無誤地被時鐘采樣鎖存，這段時間稱為保持時間，clka的延時必需小于數據的無效時間。

系統時序的基本要求就是：在下一個時鐘周期到達之前，前一個數據要能穩定的被讀取。圖7-1中，時鐘是同時到達driver和receiver的，也就是說驅動端時鐘觸發新的數據發送的同時，接受器正好讀取前一個數據。假使接收器的下一個時鐘脈沖來了，但新的數據還沒有傳到，就會出現時序紊亂，這就是建立時間不夠的狀況，所以數據線長不能太長（而且負載不能太重），這就是目前正常時序系統設計中最關鍵的制約因素之一；同時，數據不能來的太快，由于數據必需穩定存在一定的時間才能被正確接收，假使過早的傳輸到接收端，等時鐘觸發的之后，數據穩定存在的時間不足以讓器件讀取，這就是保持時間不夠的問題。所以數據信號傳輸延時不能過大也不能過小，這就是時序設計要求。7.1.1.2公共時鐘同步系統實例

圖7-2存儲器控制器和同步SRAM

這是一個采用普通時鐘同步的系統。該圖示出了一個與SRAM相連的存儲器控制器。這兩個器件從一致的時鐘脈沖源接收時鐘信號。7.1.1.3時序參數的確定

對于時序問題的分析，我們首先要明白地理解相關的一些時序參數的具體含義，譬如Tco，緩沖延時，傳播延遲，最大/小飛行時間，建立時間，保持時間，建立時間裕量，保持時間裕量，時鐘抖動，時鐘偏斜等等，假使對這些參數的概念理解不深刻，就很簡單造成時序設計上的失誤。

首先要說明的是Tco和緩沖延時（bufferdelay）的區別。從定義上來說，Tco是指時鐘觸發開始到有效數據輸出的器件內部所有延時的總和；而緩沖延時是指信號經過緩沖器達到有效的電壓輸出所需要的時間。可以看出，Tco除了包含緩沖延時，還包括規律延時。尋常，確定Tco的方法是在緩沖輸出的末端直接相連一個測量負載，最常見的是50歐姆的電阻或

3

者30pF的電容，然后測量負載上的信號電壓達到一定電平的時間，這個電平稱為測量電壓（Vms），一般是信號高電平的一半。如Tco和緩沖延時的確定如下圖7-3所示：

圖7-3Tco和緩沖延時的確定

信號從緩沖器出來之后，就要經過傳輸線到接收終端，信號在傳輸線上的傳輸的延時我們稱為傳播延遲（propagationdelay），它只和信號的傳播速度和線長有關。然而我們在大多數時序設計里面，最關鍵的卻不是傳播延遲這個參數，而是飛行時間（FlightTime）參數，包括最大飛行時間（MaxFlightTime）和最小飛行時間（MinFlightTime）。傳輸線延傳遲表示的是信號在傳輸線上的絕對延遲，而飛行時間表示參考波形與接收器實際波形之差。這個區別是微弱的，但它們是計算方法截然不同，由于飛向時間需要仿真參考負載來計算。

圖7-4（a）標準飛行時間計算

飛行時間是指驅動器分別驅動一個參考負載和驅動一個實際系統接收器時，在接收端信號幅度上升到閾值電壓時所用的時間之差。圖7-4（a）描述了飛行時間的定義。飛行時間是在Vil，Vthreshold和Vih處估算的。須注意的是，飛行時間的最差狀況值，有時是最大值，有時是最小值。例如，在同步時鐘信號的setup余量計算式中用的最差狀況飛行時間是其最大值，而在hold余量計算式中用的是最小值。

關于飛行時間的一個尋常易犯的錯誤是：在驅動器的Vil和接收器的Vih之間測量飛行時

4

間（或反之測量Vih與Vil之間的飛行時間）。其原因是它把信號通過閾值范圍的時間都當作延遲時間了。其實這個延遲時間已經在時序等式的Tco中考慮進去了。

圖7-4（b）最大飛行時間和最小飛行時間

在較輕的負載（如單負載）狀況下，驅動端的上升沿幾乎和接收端的信號的上升沿平行，所以這時候平均飛行時間和傳播延遲相差不大；但假使在重負載（如多負載）的狀況下，接收信號的上升沿明顯變緩，這時候平均飛行時間就會遠遠大于信號的傳播延遲。這里說的平均飛行時間是指Buffer波形的Vms到接收端波形Vms之間的延時，這個參數只能用于時序的估算，確鑿的時序分析一定要通過仿真測量最大/最小飛行時間來計算。

上面只是對信號上升沿的分析，對于下降沿來說，同樣存在著最大/最小飛行時間的參數，如下圖。在時序計算時我們實際取的最大飛行時間是在上升沿和下降沿中取最長的那個飛行時間，而最小飛行時間則是取上升和下降沿中最短的那個飛行時間。