可編程邏輯器件PPT第1頁，共33頁，2023年，2月20日，星期三1.1EDA技術的涵義

隨著電子技術的飛速發展，現代電子產品滲透到了社會的各個領域，并有力地推動著社會生產力的發展和社會信息化程度的提高。現代電子產品在性能提高、復雜度增大的同時，價格卻一直呈下降趨勢，而且產品更新換代的步伐也越來越快，實現這種進步的主要原因就是生產制造技術和電子設計技術的發展。前者以細微加工技術為代表，目前已進展到深亞微米階段，可以在幾平方厘米的芯片上集成數千萬個晶體管；后者的核心就是EDA技術。

第2頁，共33頁，2023年，2月20日，星期三一、EDA技術的涵義

EDA（ElectronicDesignAutomation）即電子設計自動化是指利用計算機完成電子系統的設計。二、EDA技術的分類

EDA技術分：廣義的EDA技術狹義的EDA技術1.1EDA技術的涵義第3頁，共33頁，2023年，2月20日，星期三1.1EDA技術的涵義廣義的EDA技術是指以計算機和微電子技術為先導，匯集了計算機圖形學、數據庫管理、圖論和拓撲邏輯、編譯原理、微電子工藝與結構學和計算數學等多種計算機應用學科最新成果的先進技術。

第4頁，共33頁，2023年，2月20日，星期三1.1EDA技術的涵義

狹義的EDA技術是指以大規模可編程邏輯器件為載體，以硬件描述語言HDL為系統邏輯的主要表達方式，借助功能強大的計算機，在EDA工具軟件平臺上，對用HDL描述完成的設計文件，自動完成用軟件方式設計的電子系統到硬件系統的邏輯編譯、邏輯簡化、邏輯分割、邏輯綜合及優化、邏輯布局布線、邏輯仿真，直至對特定目標芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統或專用集成芯片ASIC（ApplicationSpecificIntegratedCircuits）的一門新技術。

本書中提到的EDA技術指的是狹義的EDA技術。

第5頁，共33頁，2023年，2月20日，星期三1.2EDA技術的發展歷史

EDA技術伴隨著計算機、集成電路、電子系統設計的發展，大致經歷了計算機輔助設計、計算機輔助工程設計和電子設計自動化三個發展階段。第6頁，共33頁，2023年，2月20日，星期三1.計算機輔助設計CAD階段計算機輔助設計主要是指將原先由手工操作完成的IC版圖編輯和印制電路板（PCB,PrintedCircuitBoard）布局布線等方面的工作借助相應的軟件工具由計算機輔助完成。1.2EDA技術的發展歷史第7頁，共33頁，2023年，2月20日，星期三CAD階段缺點：一是設計速度低由于各個軟件工具只解決一個領域的問題，且是由不同的公司開發的，若將一個軟件工具的輸出作為另一個軟件工具的輸入，必須進行繁瑣的人工處理，降低了設計速度。二是修改困難由于CAD階段的軟件工具缺乏系統級的設計考慮，無法提供系統級的仿真和綜合，錯誤往往都是在設計開發的后期才被發現，這使得修改起來十分困難。1.2EDA技術的發展歷史第8頁，共33頁，2023年，2月20日，星期三2.計算機輔助工程設計CAE階段

與CAD相比，CAE除了具有圖形繪制功能外，增添了通過電氣連接網絡表將電路功能設計和結構設計相結合以實現工程設計的功能。

CAE階段的軟件工具已經可以進行設計描述、綜合與優化和設計結果驗證，這不僅為成功設計電子系統創造了有利條件，而且還為設計者的創造性勞動提供了方便。1.2EDA技術的發展歷史第9頁，共33頁，2023年，2月20日，星期三

但是，CAD和CAE階段取得的成果，并沒有真正把設計者從繁重的設計工作中徹底解放出來。在整個設計過程中，自動化和智能化程度還不高，再加上各種設計軟件工具界面千差萬別，學習使用困難，并且互不兼容，直接影響到設計環節的銜接。由于上述原因，設計者開始追求整個設計的自動化。1.2EDA技術的發展歷史第10頁，共33頁，2023年，2月20日，星期三3.電子設計自動化EDA階段

EDA階段軟件工具的主要特征是自動化程度大大提高。設計者只需要在前期進行較少的設置便可以完全由計算機完成整個設計，這不僅極大地提高了系統的設計效率，而且使設計人員擺脫了大量的輔助性及基礎性工作，將精力集中于創造性的方案與概念的構思上。EDA階段系統設計主要以并行設計工程的方式和系統級目標設計方法為支持，其核心是可編程邏輯器件的設計。可編程邏輯器件本身的可重復編寫特性使電子設計的靈活性和效率大大提高。

1.2EDA技術的發展歷史第11頁，共33頁，2023年，2月20日，星期三1.3EDA技術的基本特征EDA技術的基本特征主要包括：1.EDA技術采用自頂向下的設計方法2.EDA技術的設計語言是硬件描述語言3.EDA技術具有邏輯綜合和優化的功能4.EDA技術采用開放性和標準化的軟件框架第12頁，共33頁，2023年，2月20日，星期三1.3EDA技術的基本特征1.EDA技術采用自頂向下的設計方法

自頂向下的設計方法是EDA技術的首選設計方法，它利用功能分割手段將設計由上至下進行層次化和模塊化，即分層次、分模塊地對電子系統進行設計和仿真。功能分割采用逐級分割的方式，首先將系統分割成各個功能子模塊，然后再將各個功能子模塊分解為邏輯塊，而邏輯塊又可以分割為更小的邏輯塊和電路。按照這樣的分割方式，設計者可以將一個復雜的電子系統逐步細化，并將功能模塊化。提高設計的一次成功率。第13頁，共33頁，2023年，2月20日，星期三第14頁，共33頁，2023年，2月20日，星期三1.3EDA技術的基本特征2.EDA技術的設計語言是硬件描述語言硬件描述語言（HDL,HardwareDescriptionLanguage）是對硬件電路進行行為描述、寄存器傳輸描述或結構化描述的一種新興語言，它比傳統的電路原理圖更能有效地表示硬件電路特性，并可借鑒高級程序語言設計的具體方法對硬件電路的行為和功能結構進行高度抽象化的描述。硬件描述語言還可以對硬件電路的設計進行不同層次、不同領域的模擬驗證和綜合優化等處理，從而實現硬件電路設計的高度自動化。采用硬件描述語言可以大大降低成本，縮短研制周期，既適應于小批量產品開發，也適用于大批量產品的樣品研制。第15頁，共33頁，2023年，2月20日，星期三1.3EDA技術的基本特征3.EDA技術具有邏輯綜合和優化的功能邏輯綜合功能是指將較高層次的抽象描述轉化到較低級別抽象的一種方法，即將設計的描述轉化成底層電路表示。通常，邏輯綜合的結果是電路網表或者是一組邏輯方程。優化功能是指根據布爾方程功能等效的原則，利用邏輯綜合生成的結果，采用更小更快的綜合結果代替一些復雜的單元，然后根據制定的目標可以映射成新的網表或者一組邏輯方程。優化的作用是將電路設計的時延縮短到最小和有效利用資源。

第16頁，共33頁，2023年，2月20日，星期三1.3EDA技術的基本特征4.EDA技術采用開放性和標準化的軟件框架

軟件框架是指一種軟件平臺結構，它的主要功能是為EDA工具提供相應的操作環境。框架的關鍵在于提供與硬件平臺無關的圖形用戶界面、工具之間的通信、設計數據和設計流程的管理，此外，框架還包括各種與數據庫相關的服務。

EDA技術只有采用開放性和標準化的軟件框架，才能保證不同EDA工具的兼容性，從而實現資源共享。

第17頁，共33頁，2023年，2月20日，星期三1.4EDA技術的主要內容EDA技術主要這幾方面的內容：

1．可編程邏輯器件

2．硬件描述語言

3．軟件開發工具第18頁，共33頁，2023年，2月20日，星期三1.4EDA技術的主要內容

可編程邏輯器件是一種由用戶編程以實現某種邏輯功能的新型件。可編程邏輯器件也稱為可編ASIC，它是EDA技術的物質基礎。這里的可編程邏輯器件主要是指高密度可編程邏輯器件，即復雜可編程邏輯器件(CPLD)和現場可編程門陣列(FPGA)。

可編程邏輯器件第19頁，共33頁，2023年，2月20日，星期三1.4EDA技術的主要內容

HDL語言是EDA技術的重要組成部分，它是一種用于描述硬件電子系統的計算機語言，它用軟件編程的方式來描述電子系統的邏輯功能、電路結構和連接形式。與傳統的門級描述方式相比，硬件描述語言的特點是可以借鑒高級程序語言的設計方法，從而可以對硬件電路的行為和功能結構進行高度抽象化的描述，因而它更適合大規模系統的設計。

硬件描述語言HDL第20頁，共33頁，2023年，2月20日，星期三1VHDL

由美國國防部制定。1987年12月，VHDL被正式接受為國際標準。2VerilogHDLVerilogHDL是在1983年，由GDA(GateWayDesignAutomation)公司的PhilMoorby首創。3SuperlogSuperlog結合了高級語言C、C++甚至Java等語言的特點，并進行了擴展。Verilog語言的首創者PhilMoorby和PeterFlake等硬件描述語言專家，在一家叫Co-DesignAutomation公司進行合作，對Verilog進行擴展研究的成果。4SystemC

為了滿足當今集成電路設計的方向，集成電路設計滿足組SoC的設計要求，由Synopsys公司和CoWare公司針對目前各方對系統級設計語言的需求而合作開發的。1.4EDA技術的主要內容第21頁，共33頁，2023年，2月20日，星期三1.4EDA技術的主要內容EDA軟件開發工具是EDA技術的強有力支持。EDA軟件開發工具是指以工作站或者高檔計算機為基本工作平臺，利用計算機圖形學、拓撲邏輯學、計算數學和人工智能等多種應用學科的最新成果而開發出來的一套軟件工具，它是一種幫助設計工程師進行電子系統設計的輔助工具。軟件開發工具第22頁，共33頁，2023年，2月20日，星期三

一般的EDA軟件開發工具包括：編輯器、仿真工具、檢查/分析工具、優化/綜合工具和布局布線工具等。

編輯器的主要功能是用來對設計輸入進行圖形或文本等方面的編輯操作，它通常包括圖形編輯器和文本編輯器。圖形編輯器用來編輯表示器件的幾何圖形、電子系統的框圖以及原理圖等。文本編輯器在系統級上用來編輯電子系統的自然描述語言，在其他層次上主要用來編輯電路的硬件描述文本。

仿真器是用來設計仿真操作的一種工具，它是用來評價EDA工具的一項重要指標，其功能是用來驗證設計的正確性和準確度。仿真是EDA技術中的一項非常重要的技術，采用仿真可以在開發設計的早期階段發現設計中的錯誤，這樣便可以大大減少設計重復和修改的次數及時間，從而提高了設計者的工作效率。

第23頁，共33頁，2023年，2月20日，星期三優化/綜合工具是用來完成優化功能和邏輯綜合功能的一種開發工具。其中，優化功能是指根據布爾方程功能等效的原則，采用不同的優化方法來對設計進行優化操作，從而提高設計系統的性能和占用較少資源；邏輯綜合功能是將抽象描述轉化成電路網表或者是一組邏輯方程的形式，目的是方便設計系統的具體實現。檢查/分析工具是用來對設計者的具體設計進行編譯、檢查和分析，目的是發現設計中的錯誤和對可能的結果進行分析。通過分析檢查/分析工具產生的各種報表文件，設計者可以對設計系統中的錯誤、系統性能以及相應的各種時序關系等有一個清楚地認識，從而能及時發現設計中的錯誤和檢查系統性能能否滿足設計的需求。第24頁，共33頁，2023年，2月20日，星期三布局布線工具實現由邏輯設計到物理實現的映射。最終物理實現對應的器件不同，則各自的布局布線工具也會有較大差異。EDA軟件工具開發廠商大體可分兩類：一類是EDA專業軟件公司，較著名的有MentorGraphics、CadenceDesignSystems、Synopsys和ViewlogicSystems等；另一類是半導體器件廠商，為了銷售他們的產品而開發EDA工具，較著名的公司有Altera、Xilinx和Lattice等。EDA專業軟件公司獨立于半導體器件廠商，推出的EDA系統具有較好的標準化和兼容性，也比較注意追求技術上的先進性，適合于搞學術性基礎研究的單位使用。而半導體廠商開發的EDA工具，能針對自己器件的工藝特點作出優化設計，提高資源利用率，降低功耗，改善性能，比較適合于產品開發單位使用。在EDA技術發展策略上，EDA專業軟件公司面向應用，提供IP模塊和相應的設計服務；而半導體廠商則采取三位一體的戰略，注重器件生產、設計服務和IP模塊的提供。

第25頁，共33頁，2023年，2月20日，星期三1.5EDA技術的設計流程設計流程的基本作用：設計流程是規范設計活動的準則，它使得設計活動在各個階段有了交流、比較的可能；設計流程規定了工具的選擇和使用，為各種工具之間的接口提供了可能；設計流程規定了設計者的工作次序與內容，這使得在同一個設計項目中可以進行多人分工與協作，從而縮短設計周期；設計流程自身的科學性也保障了所進行的設計的正確性和可靠性。

第26頁，共33頁，2023年，2月20日，星期三1.5EDA技術的設計流程

在電子設計領域，自頂向下的設計方法是EDA技術的首選方法。本節首先介紹一下自頂向下的EDA技術設計流程，然后詳細地介紹一個基于CPLD/FPGA的EDA技術的工程設計流程。圖1-2自頂向下設計流程

第27頁，共33頁，2023年，2月20日，星期三軟件開發工具

提出設計說明書，即用自然語言表達系統的功能特點和技術參考等。建立VHDL行為模型，即將設計說明書轉化為VHDL行為模型。在VHDL建模過程中，可以使用滿足IEEE標準的VHDL的所有語句而不考慮綜合性。建模行為的目標是通過VHDL仿真器對整個系統進行系統行為仿真和性能評估。VHDL行為仿真。本階段可以利用VHDL仿真器對頂層系統的行為模型進行仿真測試，檢查模擬結果，以便進行修改和完善。VHDL行為仿真過程與最終實現的硬件沒有任何關系，無需考慮硬件實現中的技術細節，測試結果主要是對系統純功能行為的考察，有些VHDL語句表達是不能用真實的硬件來實現的，它們僅起幫助了解系統在各種條件下功能特性的作用。

第28頁，共33頁，2023年，2月20日，星期三。

VHDL-RTL（RegisterTransferLevel）級建模。本階段必須將VHDL的行為模型表達為VHDL-RTL級模型。VHDL-RTL級模型是用VHDL中可綜合子集中語句完成的，即可以最終實現目標器件的描述。前端功能仿真。前端功能仿真也稱為功能仿真，就是對VHDL-RTL級模型進行的仿真。盡管VHDL-RTL級模型是可綜合的，但對它的功能仿真仍然與硬件無關，仿真結果表達的是可綜合模型的邏輯功能。邏輯綜合。使用邏輯綜合工具將VHDL行為描述轉化為結構化的門級電路。在ASIC設計中，門級電路可以由ASIC庫中的基本單元組成。測試向量生成。本階段主要是針對ASIC設計的。CPLD/FPGA設計的時序測試文件主要產生于適配器。對ASIC的測試向量文件是綜合器結合含有版圖硬件特性的工藝庫后產生的，用于對ASIC的功能測試。第29頁，共33頁，2023年，2月20日，星期三功能仿真。利用獲