第13章設計可綜合的狀態機的指導原則同步狀態機可以設計復雜的時序邏輯電路同步有限狀態機的要素狀態：狀態變量，劃分邏輯順序輸出：某一狀態時完成的事輸入：進入某個狀態的條件有限狀態機類型米勒型狀態機摩爾型狀態機Mealy狀態機

下一個狀態=F(當前狀態，輸入信號)；

輸出信號=G(當前狀態，輸入信號)；圖1.時鐘同步的狀態機結構(Mealy狀態機)下一狀態的邏輯F輸出邏輯

G狀態寄存器時鐘信號clk

clk

輸入輸入輸出當前狀態激勵信號

Moor狀態機

下一個狀態=F(當前狀態，輸入信號)

輸出信號=G(當前狀態)；

下一狀態的邏輯F輸出邏輯

G狀態寄存器時鐘信號clk

clk

輸入輸入輸出當前狀態激勵信號圖2.時鐘同步的狀態機結構(Moor狀態機)有限狀態機FSM標準FSM要安全，穩定性高FSM速度高，滿足設計的頻率高FSM面積小，滿足設計的面積要求FSM設計要清晰易懂、易維護有限狀態機的圖形表示圖形表示：狀態、轉移、條件和邏輯開關圖3.4狀態轉移圖Idle

Start

StopClear

A/K1=0

!AA/K2=1

!Reset/K2=0K1=0!Reset/K2=0K1=0

（!Reset|!A）/K2=0K1=1!Reset/K2=0K1=0有限狀態機HDL描述wire、reg,狀態編碼用reg型parameter用于描述狀態名稱，易讀;獨熱 碼好always: 根據主時鐘沿完成同步時序的狀態轉移

根據信號敏感表完成組合邏輯輸出 根據時鐘沿完成同步時序邏輯的輸出case/endcase:完成進入每個狀態的操作

default：狀態變量=‘bx有限狀態機的Verilog描述定義模塊名和輸入輸出端口；定義輸入、輸出變量或寄存器；定義時鐘和復位信號；定義狀態變量和狀態寄存器；用時鐘沿觸發的always塊表示狀態轉移過程；在復位信號有效時給狀態寄存器賦初始值；描述狀態的轉換過程：符合條件，從一個狀態到另外一個狀態，否則留在原狀態；驗證狀態轉移的正確性，必須完整和全面。fsmmodulefsm(Clock,Reset,A,K2,K1);endmoduleClockResetAK2K1inputClock,ResetA;outputK2,K1;regK2,K1;reg

[1:0]state,nextstate;parameter

Idle=2'b00,Start=2'b01,Stop=2'b10,Clear=2'b11;信號說明，引腳變量和常量Mealy狀態機

下一個狀態=F(當前狀態，輸入信號)；

輸出信號=G(當前狀態，輸入信號)；圖1.時鐘同步的狀態機結構(Mealy狀態機)下一狀態的邏輯F輸出邏輯

G狀態寄存器時鐘信號clk

clk

輸入輸入輸出當前狀態激勵信號modulefsm(Clock,Reset,A,K2,K1);endmodule表示方法之三（續）信號變量、常量聲明每一個時鐘沿產生一次可能的狀態變化state產生下一狀態的組合邏輯nextstate產生輸出K1的組合邏輯產生輸出K2的組合邏輯表示方法之三（續）

//--------每一個時鐘沿產生一次可能的狀態變化-----------always@(posedgeClock)beginif(!Reset)state<=Idle;elsestate<=nextstate;end//-------------------------------------------------------表示方法之三（續）//------產生下一狀態的組合邏輯-------------------------

always@(stateorA)case(state)Idle:if(A)

nextstate=Start;elsenextstate=Idle;Start:if(!A)nextstate=Stop;elsenextstate=Start;Stop:if(A)nextstate=Clear;elsenextstate=Stop;Clear:if(!A)nextstate=Idle;elsenextstate=Clear;default:nextstate=2'bxx;

endcase表示方法之三（續）//----產生輸出K1的組合邏輯--------------always@(stateorResetorA)if(!Reset)K1=0;elseif(state==Clear&&!A)//從Clear轉向IdleK1=1;elseK1=0;

//---產生輸出K2的組合邏輯---------------always@(stateorResetorA)if(!Reset)K2=0;elseif(state==Stop&&A)//從Stop轉向ClearK2=1; elseK2=0;//------------------------------------------endmodule

狀態機modulemux2(clk,ina,out);inputclk,ina;outputout;regout;reg[1:0]state;parameters0=2'b00,s1=2'b01,s2=2'b10,s3=2'b11;always@(posedge

clk)beginstate<=s0;out<=0;case(state)s0:beginstate<=(ina==1)?s1:s0;out<=0;ends1:beginstate<=(ina==1)?s2:s0;out<=0;ends2:beginstate<=(ina==1)?s3:s0;out<=0;ends3:beginstate<=(ina==1)?s3:s0;out<=1;end

endcaseendendmodule

狀態機的測試模塊`timescale1ns/1nsmodulet;

rega;

reg

clock,rst;wirek2,k1;initial//initial常用于仿真時信號的給出。

begina=0;

rst=1;//給復位信號變量賦初始值

clock=0;//給時鐘變量賦初始值

#22rst=0;//使復位信號有效

#133rst=1;//經過一個多周期后使復位信號無效

end

狀態機的測試模塊

always#50clock=~clock;//產生周期性的時鐘

always@(posedgeclock)//在每次時鐘正跳變沿時刻產生不同的abegin#30a={$random}%2;//每次a是0還是1是隨機的。

#(3*50+12);//a的值維持一段時間

endinitialbegin#100000$stop;end//系統任務，暫停仿真以便觀察仿真波形。

//-----------調用被測試模塊t.m----------

fsmm(.Clock(clock),.Reset(rst),.A(a),.K2(k2),.K1(k1));

endmodule

13.2典型狀態機實例宇宙飛船控制器宇宙飛船控制器just_launchedis_landedabort_missionall_systems_goclklaunch_shuttleland_shuttlestart_countdownstart_trip_metercnt13.2典型狀態機實例宇宙飛船控制器just_launchedis_landedabort_mission/launch_shuttle=1/land_shuttle=1/start_trip_meter=1HOLDSEQUENCELANDLAUNCHON_MISSIONcnt=0/start_countdown=1all_systems_gomodulestatemachine(launch_shuttle,land_shuttle,start_countdown,

start_trip_meter,clk,all_systems_go,just_launched,

is_landed,cnt,abort_mission);outputlaunch_shuttle,land_shuttle,start_countdown；

outputstart_trip_meter;inputclk,just_launched,is_landed,abort_mission,all_systems_go;input[3:0]cnt;

reg

launch_shuttle,land_shuttle,start_countdown,start_trip_meter;//設置獨熱碼狀態的參數

parameterHOLD=5'b00001,SEQUENCE=5'b00010, LAUNCH=5'b00100,ON_MISSION=5'b01000，LAND=5'b10000;

reg[4:0]state;always@(negedge

clkorposedge

abort_mission)begin//檢查異步reset的值,即abort_mission的值

if(abort_mission){launch_shuttle,land_shuttle,start_trip_meter,start_countdown}<=4'b0000;state<=LAND;elsebegin/*主狀態機，狀態變量state*/case(state) HOLD:if(all_systems_go)beginstate<=SEQUENCE;

start_countdown<=1;endelsestate<=HOLD;SEQUENCE:if(cnt==0)state<=LAUNCH;elsestate<=SEQUENCE;

LAUNCH:beginstate<=ON_MISSION;

launch_shuttle<=1;endON_MISSION://取消使命前，一直留在使命狀態

if(just_launched)

start_trip_meter<=1;elsestate<=ON_MISSION;LAND:if(is_landed)state<=HOLD;elsebegin

land_shuttle<=1;state<=LAND;enddefault:state=5'bxxxxx;

endcaseend end //endofalwaysendmoduleModuleclk_3(clkin,reset,clkout); inputclkin,reset;

reg[1:0]state;

regclk1; always@(posedge

clkinornegedgereset) if(!reset) state<=2’b00; else

case(state) 2’b00:state<=2’b01; 2’b01:state<=2’b11; 2’b11:state<=2’b00;

default:state<=2’b00;

endcase always@(negedge

clkornegedgereset) if(!reset) clk1<=1’b0; else clk1<=state[0]; assignclk_out=state[0]&clk1;endmodule13.3綜合的一般原則綜合之前要仿真布局布線要仿真不用異步狀態機電平敏感的鎖存器最好用連續賦值語句13.4語言指導原則Always塊只能有一個事件控制“@（eventexpression）”可表示時序邏輯，也可表示組合邏輯（不推薦）兩個沿posedge

negedge

產生時序邏輯電路時序always塊最好一個沿觸發（同步）每個always塊中被賦值的信號應是reg型Always@(敏感電平列表)塊表示組合邏輯，參與賦值的信號必須在敏感列表中出現13.4語言指導原則賦值對寄存器（reg）和整型（integer）變量賦值只能在一個always塊中進行把某一個信號賦值為’bx，綜合器解釋為無關狀態，其形成的硬件電路最簡單13.5可綜合風格的模塊實例13.5.1組合邏輯電路設計實例【13.1】8位帶進位加法module

adder_8(cout,sum,a,b,cin);

output

cout;

output [7:0]sum;

input

cin;

input [7:0]a,b;

assign {cout,sum}=a+b+cin;endmodule13.5.1組合邏輯電路設計實例【13.2】指令譯碼電路的設計實例（利用電平敏感的always塊來設計組合邏輯）//操作碼的宏定義`defineplus 3'd0`defineminus 3'd1`defineband 3'd2`definebor 3'd3`defineunegate3'd4【13.2】指令譯碼電路的設計實例（利用電平敏感的always塊來設計組合邏輯）modulealu(out,opcode,a,b);output[7:0]out;input[2:0]opcode;input[7:0]a,b;

reg[7:0]out;always@(opcodeoraorb)//用電平敏感的always塊描述組合邏輯

begin

case(opcode)`plus:out=a+b;//算術運算

`minus:out=a-b;`band:out=a&b;//位運算

`bor:out=a|b;`unegate:out=~a;//單目運算

default:out=8'hx;

endcaseendendmodule【13.3】利用task和電平敏感的always塊設計比較后重組信號的組合邏輯.modulesort4(ra,rb,rc,rd,a,b,c,d);parametert=3;output[t:0]ra,rb,rc,rd;input[t:0]a,b,c,d;

reg[t:0]ra,rb,rc,rd;always@(aorborcord)//用電平敏感的always塊描述組合邏輯

begin:local//此處begin-end塊必須有一模塊名因為塊中定義了局部變量

reg[t:0]va,vb,vc,vd;{va,vb,vc,vd}={a,b,c,d};sort2(va,vc);sort2(vb,vd);sort2(va,vb);sort2(vc,vd);sort2(vb,vc);{ra,rb,rc,rd}={va,vb,vc,vd};end【13.3】利用task和電平敏感的always塊設計比較后重組信號的組合邏輯.

tasksort2;

inout[t:0]x,y;

reg[t:0]tmp;if(x>y)begin

tmp=x;x=y;y=tmp;end

endtaskendmodule【13.4】比較器的設計實例（利用賦值語句設計組合邏輯）modulecompare(equal,a,b); parametersize=1; outputequal; input[size-1:0]a,b; assignequal=（a==b）?1:0;endmodule【13.5】3-8譯碼器設計實例（利用賦值語句設計組合邏輯）moduledecoder(out,in); output[7:0]out; input[2:0]in; assignout=1'b1<<in;/****把最低位的1左移in（根據從in口輸入的值）位，并賦予out****/endmodule【13.6】8-3編碼器的設計實例//編碼器設計方案之一：moduleencoder1(none_on,out,in);outputnone_on;output[2:0]out;input[7:0]in;

reg[2:0]out;

reg

none_on;always@(in)begin:local//此處begin-end塊必須有一模塊名

integeri;out=0;none_on=1;/*returnsthevalueofthehighestbitnumberturnedon*/for(i=0;i<8;i=i+1)if(in[i])beginout=i;

none_on=0;endendendmodule【13.6】8-3編碼器的設計實例//編碼器設計方案之二：moduleencoder2(none_on,out2,out1,out0,h,g,f,e,d,c,b,a);inputh,g,f,e,d,c,b,a;outputnone_on,out2,out1,out0;wire[3:0]outvec;assignoutvec=h?4'b0111:g?4'b0110:f?4'b0101:e?4'b0100:d?4'b0011:c?4'b0010:b?4'b0001:a?4'b0000:4'b1000;assignnone_on=outvec[3];assignout2=outvec[2];assignout1=outvec[1];assignout0=outvec[0];endmodule【13.6】8-3編碼器的設計實例（方案之三）moduleencoder3(none_on,out2,out1,out0,h,g,f,e,d,c,b,a); inputh,g,f,e,d,c,b,a; outputout2,out1,out0，none_on;

reg[3:0]outvec; assign{none_on,out2,out1,out0}=outvec; always@(aorborcordoreorforgorh)

if(h) outvec=4'b0111; elseif(g) outvec=4'b0110; elseif(f) outvec=4'b0101; elseif(e) outvec=4'b0100; elseif(d) outvec=4'b0011; elseif(c) outvec=4'b0010; elseif(b) outvec=4'b0001; elseif(a) outvec=4'b0000; else outvec=4'b1000;endmodule【13.7】多路器的設計實例（方案之一）modulemux1(out,a,b,sel); outputout; inputa,b,sel; assignout=sel?a:b;endmodule使用連續賦值、case語句或if-else語句可以生成多路器電路，如果條件語句（case或if-else）中分支條件是互斥的話，綜合器能自動地生成并行的多路器。【13.7】多路器的設計實例（方案之二）modulemux2(out,a,b,sel);outputout;inputa,b,sel;

regout;

//用電平觸發的always塊來設計多路器的組合邏輯

always@(aorborsel)case(sel)1'b1:out=a;1'b0:out=b;default:out='bx;

endcaseendmodule【13.7】多路器的設計實例（方案之三）modulemux3(out,a,b,sel); outputout; inputa,b,sel;

regout; always@(aorborsel) begin if(sel) out=a; elseout=b; endendmodule【13.8】奇偶校驗位生成器設計實例moduleparity(even_numbits,odd_numbits,input_bus); outputeven_numbits,odd_numbits; input[7:0]input_bus; assignodd_numbits=^input_bus; assigneven_numbits=~odd_numbits;endmodule【13.9】

三態輸出驅動器設計實例（用連續賦值語句建立三態門模型）三態輸出驅動器設計方案之一:moduletrist1(out,in,enable); outputout; inputin,enable; assignout=enable?in:'bz;endmodule【13.9】

三態輸出驅動器設計實例（bufif1是一個Verilog門級原語（primitive））三態輸出驅動器設計方案之二:moduletrist2(out,in,enable); outputout; inputin,enable;

//bufif1是一個Verilog門級原語（primitive）

bufif1mybuf1(out,in,enable);endmodule【13.10】三態雙向驅動器設計實例modulebidir(tri_inout,out,in,en,b);

inout

tri_inout; outputout; inputin,en,b; assigntri_inout=en?In:'bz; assignout=tri_inout^b;endmodule【13.11】觸發器設計實例moduledff(q,data,clk); outputq; inputdata,clk;

regq; always@(posedge

clk) begin q<=data; endendmodule【13.12】電平敏感型鎖存器設計實例之一modulelatch1(q,data,clk); outputq; inputdata,clk; assignq=clk?data:q;endmodule【13.13】帶置位和復位端的電平敏感型鎖存器設計實例之二modulelatch2(q,data,clk,set,reset); outputq; inputdata,clk,set,reset; assignq=reset?0:(set?1:(clk?data:q));endmodule【13.14】電平敏感型鎖存器設計實例之三modulelatch3(q,data,clk); outputq; inputdata,clk;

regq; always@(clkordata)

if(clk) q=data;endmodule【13.15】移位寄存器設計實例moduleshifter(din,clk,clr,dout); inputdin,clk,clr; output[7:0]dout;

reg[7:0]dout; always@(posedge

clk)

if(clr) //清零

dout<=8'b0; else begin

dout<=dout<<1;//左移一位

dout[0]<=din;//把輸入信號放入寄存器的最低位

endendmodule【13.16】八位計數器設計實例之一modulecounter1(