第11章

時序邏輯電路成都理工大學工程技術學院自動化工程系雷永鋒20132/4/2023第11章時序邏輯電路11.1觸發器11.2時序邏輯電路的分析11.3常用時序邏輯電路組件11.4時序邏輯電路的設計2/4/202311.1觸發器11.1.1基本R-S觸發器&&RDSDQQRD-RESET直接復位端SD-SET直接置位端Q,Q輸出端

電路的特點（SD和RD低電平有效）

組成：用2個與非門(或或非門)構成2/4/2023R-S觸發器真值表RDSDQQ

0101(復位)1010(置位)11保持原狀

00不確定&&RDSDQQ011100RD=0同時SD=1時,Q=0。故RD稱為復位端,或稱為清0端2.邏輯功能2/4/2023R-S觸發器真值表&&RDSDQQ011100RDSDQQ

0101(復位)1010(置位)11保持原狀

00不確定SD=0同時RD=1時,Q=1。故SD稱為置位端,或稱為置1端2/4/2023&&RDSDQQR-S觸發器真值表RDSDQQ

0101(復位)1010(置位)11保持原狀

00不確定指R、S從01或10變成11時,輸出端狀態不變1111002/4/2023&&RDSDQQR-S觸發器真值表RDSDQQ

0101(復位)1010(置位)11保持原狀

00不確定指RD、SD同時從00變成11時,輸出端狀態不定0011112/4/2023R-S觸發器真值表RDSDQQ

0101(復位)1010(置位)11保持原狀

00不確定指RD、SD同時從00變成11時,輸出端狀態不定&&RDSDQQ00111111&&RDSDQQ001111110000即Q、Q也可能是01,也可能是10設計電路時此種情況應避免2/4/2023R-S觸發器特點:觸發器的輸出有兩個穩態(Q=0,Q=1或Q=1,Q=0),稱為雙穩態觸發器，說明它有記憶功能。(2)利用加于RD和SD端的負脈沖可使觸發器由一個穩態轉換到另一個穩態。加入的負脈沖稱為觸發脈沖。(3)可以利用RD和SD對觸發器直接置位或復位。

3.觸發器翻轉的轉換時間觸發器從一個狀態轉換到另一個狀態所需的時間稱為轉換時間。2/4/2023（補充）R-S觸發器應用舉例:單脈沖發生器&&RDSDQQ+5V+5V4.7k4.7kK2/4/2023R-S觸發器應用舉例:單脈沖發生器&&RDSDQQ+5V+5V4.7k4.7kK2/4/2023R-S觸發器應用舉例:單脈沖發生器&&RDSDQQ+5V+5V4.7k4.7kKQQt正脈沖負脈沖2/4/202311.1.2同步RS觸發器1．電路的組成和邏輯功能

圖11-4

同步RS觸發器

&&RDSDQQ&&RSCP觸發器只有在同步信號（時鐘脈沖信號ClockPulse）到達時才根據輸入信號改變狀態當CP=0時，觸發器的狀態不改變；CP為高電位時，狀態發生相應的翻轉。2/4/2023RDSDSCPQQS1SC11RRR圖11-5

同步RS觸發器圖形符號

觸發器功能表CPRSQn+1說明

100Qn

保持1011置11100清0111不定避免0

Qn

保持2/4/2023根據真值表，以S、R和

得到同步RS觸發器的特性方程（11-1）

式中是約束條件，意味著S和R不能同時為1。的狀態共同決定觸發器的次態但應特別指出，只有在CP=1期間，特性方程才有效，并由S、R和在CP=0期間觸發器被封鎖，其輸出狀態不變。在以后的時序邏輯電路的討論中，一般不把CP脈沖作為輸入信號，而僅僅把它看作一個控制信號。;而2/4/20232.觸發器的“空翻”現象要保證每來一個時鐘脈沖，同步RS觸發器至多翻轉一次，就必須要求在時鐘脈沖高電平持續時間（即CP=1），輸入信號S和R保持不變。觸發器發生兩次、甚至多次翻轉，這種現象稱為觸發器的“空翻”現象。同步RS觸發器在計數狀態下的工作:

把同步RS觸發器的Q、Q分別與輸入端R、S相連，就構成計數式RS觸發器。

圖11-6同步RS觸發器接成計數型觸發器2/4/2023同步RS觸發器能在計數狀態下正常工作對CP的寬度有嚴格的限制,

CP的寬度又必須大于2tpd，寬度必須在2~3tpd之間此這種類型的計數器沒有實用價值

2/4/202311.1.3主從型JK觸發器主從型JK觸發器由兩級同步RS觸發器串接而成，如圖11-7所示。端交叉反饋到主觸發器的輸入從觸發器的Q、Q控制端，便構成主從型JK觸發器。①當J=K=0時，觸發器輸入端被封鎖，CP對觸發器不起作用，所以，輸出保持原狀態。1．電路的組成和符號2.主從型JK觸發器的工作原理與邏輯功能2/4/2023主觸發器

從觸發器圖11-7主從型JK觸發器2/4/2023②

當J=0，K=1時若觸發器原來處于1狀態則在CP=1時主觸發器置0再將主觸發器的狀態送入從觸發器，完成了置0的功能。若觸發器原來處于0狀態當J=0，K=1時在CP到來之后，觸發器都被置0

。

③當J=1，K=0時，按同樣的方法分析可知，無論觸發器原狀態如何，CP過后觸發器的狀態必定是Q=1，Q=0。④當J=K=1時，在CP=1時，將從觸發器的相反狀態存入主觸發器；又在CP由1變為0時，將主觸發器的狀態送入從觸發器。，每來一個時鐘脈沖，觸發器的狀態向相反的狀態翻轉：Qn+1=Qn

2/4/2023JKQn+100Qn01010111

Qn表11-3JK觸發器功能表

同步輸入端

邏輯功能的分析，是在假設CP=1期間J、K輸入信號狀態保持不變的條件下進行的2/4/2023例11-1

主從型JK觸發器的J、K輸入信號如圖11-8所示，試畫出輸出端Q的波形。解:

根據表11-3可畫出相應的Q端的波形。圖11-8

2/4/20233.異步輸入端RD和SD的作用SD和RD端的作用不受CP同步控制11.1.4邊沿觸發型JK觸發器為解決主從型JK觸發器CP=1期間，J、K端的正向干擾可能使觸發器產生誤動作問題，產生了邊沿型JK觸發器。特點：它的抗干擾性能要比主從型觸發器好,

邊沿型觸發器有正邊沿和負邊沿兩種觸發方式

負邊沿觸發器在下降沿觸發后的狀態取決于下降沿之前J、K的情況。負邊沿型JK觸發器的邏輯功能同主從型JK觸發器2/4/2023圖11-9T109雙JK觸發器外引線排列圖

圖11-1074LS76雙JK觸發器外引線排列圖

2/4/202311.1.5.維持阻塞型D觸發器&&RDSDQQ&&&&DCP符號QRDSD1DCQ2/4/20231．在CP到達前，D=1在時鐘脈沖來到之前,即CP=0,此時F門的輸出f=0，E門的輸出e=1。在CP由0變為1后,D門的輸入中因有f=0,使其輸出d保持為1,C門的輸入全為1,故c輸出由1變0。c的0輸出,一方面驅使由A、B門組成的基本觸發器置1,于是Q=1,=0;另一方面反饋到E門和D門，封鎖了E門和D門，使e=1、d=1，這樣c=0的反饋信號既維持了置1信號（c=0）,又阻塞了置0信號,(d=0)的產生。因此在CP高電平期間,D端的變化只能引起f的變化,不會進一步引起觸發器輸出狀態的變化。當CP再由1變為0時,C、D門被封鎖，觸發器的狀態當然不會改變。2/4/20232．在CP到達前，D=0在時鐘脈沖來到之前，即CP=0，此時e=0，f=1在CP由0變為1后，D門的輸入全部為1。其輸出d由1變為0，而C門則因e=0，所以其輸出保持為c=1。d的0輸出，一方面驅使由A、B門組成的基本觸發器置0，于是Q=0，=1；另一方面又反饋到F門的輸入端，封鎖了信號的輸入通道，使得在CP=1期間，無論D端信號如何變化，都能保持e為0、f為1，從而保證了c=1，d=0既維持了置0信號（d=0），又阻塞了置1信號（c=0）的產生，使輸出Q和在CP=1期間不再變化。CP回到低電位時，C、D門被封鎖，觸發器的狀態不會改變。2/4/2023由于當一位數置于D端時，它要待到下一個CP到來時才被傳送到Q輸出端，因此又把D觸發器叫做延遲（Delay）觸發器。DQn+10011表11-4D觸發器的功能表D觸發器的特性方程為:

（11-3）

2/4/202311.1.6觸發器的觸發方式1．電位觸發方式

電位觸發方式

正電位觸發:

觸發器只能在CP=1期間翻轉，而在CP=0期間不能翻轉負電位觸發:

觸發器只能在CP=0期間翻轉，而在CP=1期間不能翻轉為了在邏輯符號圖上與其他兩種觸發方式加以區別，其CP端不加“∧”符號，而正、負電位觸發則以在CP端屬部有無小圓圈來區分。2/4/20232．主從觸發方式

特點:

觸發過程分主、從兩步完成缺點:在CP=1期間，輸入信號不允許變化，否則就有可能產生不符合該觸發器邏輯狀態表的錯誤結果。主從觸發方式的觸發器在邏輯符號圖上，其CP端加“∧”符號，對于前（正）后（負）沿翻轉則以在CP端屬部有無小圓圈來區分。3.邊沿觸發方式特點:觸發器只在時鐘脈沖跳變時發生翻轉，而在維持為0或維持為1期間，輸入信號的任何變化都不會影響觸發器的輸出狀態。2/4/2023其邏輯符號圖與主從觸發方式的觸發器相同11.2時序邏輯電路分析時序邏輯電路由組合邏輯電路和存儲電路兩部分組成存儲電路的輸出狀態必須反饋到組合電路的輸入端,與輸入信號一起，共同決定組合邏輯電路的輸出。圖11-12

時序邏輯電路結構框圖2/4/2023表示相鄰的兩個離散時間

式中

輸出方程:驅動方程:

狀態方程:

（11-4）

根據時鐘脈沖加入方式的不同分為同步時序邏輯電路和異步時序邏輯電路

根據輸出信號的特點將時序電路分為米利（Mealy）型和摩爾（Moore）型11.2.1時序邏輯電路的基本分析方法2/4/2023時序邏輯電路分析就是分析給定邏輯電路的邏輯功能其一般步驟

:(1)分析電路的組成。

(2)根據給定的電路，寫出寫出每個觸發器的時鐘方程、驅動方程和輸出方程(3)

把各個觸發器的驅動方程代入觸發器的特性方程，得出各觸發器的狀態方程。(4)

根據狀態方程和輸出方程，求出次態和輸出，列出完整的邏輯狀態轉換表或者狀態轉換圖，畫出時序圖（波形圖）。(5)

根據得到的狀態轉換表或者狀態轉換圖等,分析該時序電路的狀態變化規律，確定其邏輯功能.對于有些時序電路，還需要檢查電路能否自啟動。2/4/202311.2.2時序邏輯電路分析舉例例11-2

分析如圖11-13所示時序邏輯電路的功能，假設初始狀態為Q2Q1Q0＝011。圖11-13

例題11-2的邏輯圖

2/4/2023解:

首先分析電路組成

圖11-13所示時序邏輯電路由三個JK觸發器F0、F1和F2組成，它們受同一個時鐘脈沖CP控制，因此是同步時序電路。①寫出每個觸發器的時鐘方程、驅動方程和輸出方程。

時鐘方程:

驅動方程：

J0=

,K0=J1=

,K1=

J2=

,K2=

輸出方程：本電路不存在輸出方程②2/4/2023求各觸發器狀方程

=

=

=

由狀態方程列出狀態轉換表

原狀態新狀態

011110

110

101

101

011④③2/4/2023圖11-14

例11-2的波形圖

檢查電路能否自啟動

⑤2/4/202311.3常用時序邏輯電路組件11.3.1寄存器寄存器（Register）是存放數碼的部件，它必須具備接收和寄存數碼的功能,可分為數碼寄存器和移位寄存器兩大類.1．數碼寄存器只具有接收數碼和清除原有數碼功能的寄存器稱為數碼寄存器。2/4/2023圖11-15

由4個D觸發器組成的4位數碼寄存器2．移位寄存器既具有存放數碼功能又具有移位功能的寄存器稱為移位寄存器。移位寄存器按其所具備移位功能的不同可分為:單向移位寄存器和雙向移位寄存器;按輸入方式的不同可分為:串行輸入和并行輸入;按輸出方式的不同又可分為:串行輸出和并行輸出。2/4/2023(1)由D觸發器組成的左移移位寄存器用D觸發器組成的4位左移移位寄存器

2/4/2023CP順序DATA移位寄存器中數碼串行輸出Q4Q3Q2Q0010000000010000001010101213140000010111011050110110010000000678表11-6

移位寄存器中數碼的移動情況

2/4/2023(2)由JK觸發器組成的右移移位寄存器圖11-17

由JK觸發器組成的4位右移寄存器

2/4/2023計數器可以按加、減計數順序構成加法或減法計數器，也可以是既可進行加、又可進行減的可逆計數器；計數器按工作方式可分為異步和同步計數器；按進位數值來分，可分為二進制、十進制和其他任意進制計數器。11.3.2計數器

1．二進制計數器（1）異步二進制加法計數器4位二進制加法計數器狀態表見書（P243）表11-72/4/2023圖11-184位異步二進制

加法計數器

圖11-19

圖11-18所示的4位異步二進制加法計數器波形圖2/4/2023（2）異步二進制減法計數器4位二進制減法計數器狀態表11-8見P244圖11-204位異步二進制減法計數器

2/4/2023比較：①當用下降沿觸發時，加法計數器用Q端輸出，而減法計數器用Q端輸出；②當用上升沿觸發時，加法計數器用Q端輸出，而減法計數器用Q端輸出。

(3）同步二進制加法計數器將計數脈沖直接送到各觸發器C端，而觸發器是否翻轉則由各低位觸發器的輸出加以控制。當計數脈沖到來時，應該翻轉的觸發器就同時翻轉，而無需等候逐級往前傳遞的進位信號，此即“同步”的概念。2/4/2023圖11-21同步二進制加法計數器

當Q1、Q2、Q3端分別和各J、K端作如圖連接時，則:2/4/2023(4)同步二進制減法計數器

與同步二進制加法計數器邏輯圖相比，兩者的區別是將加法計數器中的Q端換為Q2.十進制計數器十進制計數器是在二進制計數器的基礎上得出的，它用4位二進制代碼來表示1位十進制數(二—十進制（BCD）計數器)根本區別:二進制計數器（4位）卻有16種狀態十進制計數器只要求10種狀態改造

4位二進制計數器2/4/2023(1)同步十進制加法計數器圖11-22

同步十進制加法計數器的邏輯圖

觸發器的驅動方程：JA=KA=1JD=QAQBQC,KD=QAnnnnJB=QA

QD,nnnnQAQBJC=KC=nKB=QA2/4/2023代入到JK觸發器的特性方程

計算出各觸發器的狀態方程為C=

=+==+=+輸出方程為:進位出現的狀態稱為有效狀態，計數循環中不出現的狀態稱為無效狀態在時鐘脈沖作用下能使電路自動回到某個有效狀態，稱為電路能自啟動

2/4/2023為了更形象直觀地顯示電路的邏輯功能，還可以用邏輯狀態轉換圖來表示，如圖11-23（a）所示（a）邏輯狀態轉換圖

計數器的狀態轉換方向2/4/2023（b）波形圖

圖11-23

同步十進制加法計數器的狀態轉換圖和波形圖計數器輸入10個脈沖，進位端才輸出一個脈沖，故這種計數器不僅可以計數，而且還具有10分頻的功能

2/4/2023（2）異步十進制加法計數器主從觸發器圖11-24

異步十進制加法計數器

2/4/2023例11-3

一計數器的邏輯圖如圖11-25所示，設其初始狀態Q3Q2Q1=000，試說明其邏輯功能。圖11-252/4/2023解（1）寫出各觸發器信號輸入端的邏輯表達式（也稱為計數器的驅動方程）：（2）將初始狀態000代入驅動方程，可得J1=K1=1；J2=K2=0；J3=0，K3=1。相應的邏輯狀態表（直到計數器恢復初始的000狀態），如表11-10所示2/4/2023表11-10

例11-3的邏輯狀態表

時鐘脈沖數觸發器信號輸入端邏輯狀態計數器狀態Q3Q2Q10010110001011110012010110103111110114010011005010110002/4/2023第5個時鐘脈沖輸入后，計數器狀態由100恢復為000，即經過5個脈沖循環一次，開始另一個計數周期，所以，圖11-25所示邏輯圖為同步五進制加法計數器例11-4

試分析圖11-26所示邏輯圖，說明它是具有什么功能的電路。圖11-26解（1）寫出各觸發器驅動方程：2/4/2023（2）假設邏輯電路初始狀態Q3Q2Q1=000，列出狀態轉換表如表11-11所示表11-11

例11-4的狀態轉換表計數順序電路狀態等效十進制數Q3Q2Q1000001001120102301134100450000異步五進制加法計數器2/4/202311.4時序邏輯電路設計

根據給定的邏輯功能，設計出符合要求的時序邏輯電路，叫做時序邏輯電路的設計

11.4.1時序邏輯電路設計的幾種方法

①采用標準的小規模集成器件、觸發器和門電路等，通過一般設計步驟得到符合要求的時序邏輯電路②采用標準的中、大規模集成電路組件進行邏輯設計。③采用由軟件組態的大規模集成器件、微處理器等設計應用系統，如用VHDL、MaxplusⅡ、PSpice、Multisim和Quartus等軟件工具進行設計。2/4/2023采用可編程的邏輯器件，如PAL、GAL、PLD、CPLD和FPGA等進行時序邏輯電路和數字系統的設計。11.4.2時序邏輯電路設計的一般步驟11.4.3時序邏輯電路設計舉例1.同步記數器設計舉例2/4/2023例11-5

試設計一個可控的同步加法計數器，要求當控制信號M＝0時為六進制、M＝1時為三進制。解：（1）：根據題意知，可控同步加法計數器的功能如圖11-27所示。分析要求根據題意知，可控同步加法計數器的功能如圖11-27所示。M=0時，N=6M=1時，N=3CP輸入計數脈沖N=6時的進位信號N=3時的進位信號M可控同步加法計數器圖11-27

可控計數器功能示意圖①2/4/2023建立原始狀態圖如圖11-28所示

圖11-28

原始狀態圖2/4/2023確定觸發器數目及類型、選擇狀態編碼≥=6

取n=3，選用JK觸發器。編碼順序規定為，選S0=000,S1=001,S2=010S3=011,S4=100,S5=101畫出編碼后狀態圖，如圖11-29所示圖11-29

編碼后的狀態圖

②2/4/2023列出所求計數器的次態卡諾圖圖11-30

計數器次態卡諾圖③2/4/2023由圖11-30可得(11-5)2/4/2023根據編碼后的狀態圖，可得到輸出C1,C2的卡諾圖④（a）C1的卡諾圖

2/4/2023（b）C2的卡諾圖

由圖(a),(b)可得輸出方程為:2/4/2023求驅動方程

將狀態方程式（11-5）與JK觸發器的特性方程作比較可得驅動方程如下：⑤2/4/2023畫邏輯圖

⑥圖11-32

可控同步加法計數器2/4/2023檢查自啟動

當M=0時使用了其中的6種狀態（000-101），有兩種無效狀態（110和111）；而M=1時使用了其中的3種狀態（000-010），另外5種（011-111）是無效狀態。圖11-33

無效狀態轉換情況由以上可看出，所設計的時序電路能夠自啟動⑦2/4/20232.異步計數器設計舉例例11-6

試設計一個異步十進制減法計數器。分析設計要求、建立原始狀態圖解:(1)十進制減法計數器的示意圖如圖11-34所示，圖中B為借位圖11-34

由題意建立原始狀態圖:圖11-35

①2/4/2023確定觸發器的數目及類型、選擇狀態編碼

（2）

≥

取n=4，選擇D型觸發器。采用8421編碼，狀態圖為：

圖11-36

選擇時鐘脈沖②③畫出十進制減法計數器的時序圖：注意兩點：一是每個觸發器狀態更新的規律決定于狀態圖，翻轉時刻決定于時鐘脈沖的觸發沿；二是CP脈沖數應大于等于N2/4/2023圖11-37

2/4/2023選：

、、、分別為觸發器、

、、的時鐘脈沖求狀態方程（4）即各觸發器的次態方程圖11-38

減法計數器次態卡諾圖

④2/4/2023得到圖11-39(a)、(b)、(c)和(d)所示卡諾圖。圖11-392/4/2023得狀態方程為:(11-6)求輸出方程⑤(5)輸出方程:圖11-40

借位B的卡諾圖

2/4/2023檢查能否自啟動(6)無效狀態轉換情況，如表11-14和圖11-41所示