第三章集成電路中的無源元件3.1集成電阻器3.2

集成電容器3.3互連（內連線）2023/2/313.1集成電阻器電阻是基本的元件，在集成工藝技術中有多種設計與制造電阻的方法，根據阻值和精度的要求可以選擇不同的電阻結構和形狀。集成電路中的電阻分為無源電阻和有源電阻。無源電阻通常是采用摻雜半導體或合金材料制作的電阻，而有源電阻則是將晶體管進行適當的連接和偏置，利用晶體管在不同的工作區所表現出來的不同的電阻特性來做電阻。2023/2/32眾所周知，摻雜半導體具有電阻特性，不同的摻雜濃度具有不同的電阻率，正是利用摻雜半導體所具有的電阻特性，可以制造電路所需的電阻器。所謂擴散電阻是指采用熱擴散摻雜的方式構造而成的電阻。這是最常用的電阻之一，工藝簡單且兼容性好，缺點是精度稍差。制造擴散電阻的摻雜可以是工藝中的任何熱擴散摻雜過程，可以摻N型或P型雜質，還可以是結構性的擴散電阻，例如在兩層摻雜區之間的中間摻雜層，典型的結構是N-P-N結構中的P型區，這種電阻又稱為溝道電阻。當然，應該選擇易于控制濃度誤差的雜質層做電阻，保證擴散電阻的精度。一、基區擴散電阻2023/2/33氧化膜pnnP型擴散層（電阻）VCCLwN型外延層接電路的最高電位，或接至電阻器兩端中電位較高的一端。在電阻的制作過程中，由于加工所引起的誤差，如擴散過程中的橫向擴散、制版和光刻過程中的圖形寬度誤差等，都會使電阻的實際尺寸偏離設計尺寸，導致電阻值的誤差。電阻條圖形的寬度W越寬，相對誤差ΔW/W就越小，反之則越大。與寬度相比，長度的相對誤差ΔL/L則可忽略。因此，對于有精度要求的電阻，要選擇合適的寬度，如大于20μm，以減小電阻條圖形誤差引起的失配。2023/2/34氧化膜pnnP型擴散層（電阻）VCCLw基區擴散電阻（Rs=100-200/)電阻圖形尺寸的計算根據具體電路中對電阻大小的要求，可以非常方便地進行電阻圖形設計。設計的依據是工藝提供的摻雜區的方塊電阻值和所需制作的電阻的阻值。一旦選中了摻雜區的類型，可以依據下式計算。2023/2/35其中，Rs（或R□）是摻雜半導體薄層的薄層電阻，又稱方塊電阻，L是電阻條的長度，W是電阻條的寬度，L/W是電阻所對應的圖形的方塊數。因此，只要知道摻雜區的方塊電阻，然后根據所需電阻的大小計算出需要多少方塊，再根據精度要求確定電阻條的寬度，就能夠得到電阻條的長度。當然，這樣的計算是很粗糙的，因為在計算中并沒有考慮電阻的折彎形狀和端頭形狀對實際電阻值的影響，在實際的設計中需根據具體的圖形形狀對計算加以修正，通常的修正包括端頭修正和拐角修正。2023/2/36端頭修正拐角修正因子橫向擴散修正因子薄層電阻值Rs的修正2023/2/37端頭修正因為電子總是從電阻最小的地方流動，因此，從引線孔流入的電流，絕大部分是從引線孔正對著電阻條的一邊流入的，從引線孔側面和背面流入的電流極少，因此，在計算端頭處的電阻值時需要引入一些修正，稱之為端頭修正。端頭修正常采用經驗數據，以端頭修正因子k1表示整個端頭對總電阻方塊數的貢獻。例如k1=0.5，表示整個端頭對總電阻的貢獻相當于0.5個方塊數。2023/2/38圖3.2給出了不同電阻條寬和端頭形狀的修正因子的經驗數據，圖中的虛線是端頭的內邊界，它的尺寸通常為幾何設計規則中擴散區對孔的覆蓋數值。對于大電阻L?W情況，端頭對電阻的貢獻可以忽略不計。2023/2/39對于折彎形狀的電阻，通常每一直條的寬度都是相同的，在拐角處是一個正方形，但這個正方形不能作為一個電阻方來計算，這是因為在拐角處的電流密度是不均勻的，靠近內角處的電流密度大，靠近外角處的電流密度小。經驗數據表明，拐角對電阻的貢獻只有0.5個方塊數，即拐角修正因子k2=0.5。拐角修正2023/2/310橫向擴散修正因子橫向擴散修正因子m主要考慮以下兩個方面：由于存在橫向擴散，所以基區擴散電阻的實際橫截面如圖所示，在表面處最寬，即。2023/2/311雜質濃度在橫向擴散器表面與擴散口正下方的表面區域不同，其濃度由擴散窗口處Ns（≈6x1018cm-3）逐步降低到外延層處的Nepi（≈1015～1016cm-3）.如果假設橫向擴散區的縱向雜質分布與擴散窗口下相同，則對于基區擴散電阻，其有效寬度為。2023/2/312薄層電阻值Rs的修正一般情況下，基區薄層電阻值Rs是在硼再分布以后測量的，以檢測擴散的質量。但是，基區擴散后還有多道高溫出來工序，所以雜質會進一步往里推進，同時表面的硅也會進一步氧化，所以做成管子后，實際的基區電阻值Rsa比原來測量的Rs高，經驗公式為Rsa＝KaRs其中，Ka為常數，可由實驗來確定，一般在1.06～1.25之間。2023/2/313小阻值電阻可采用胖短圖形：一般阻值電阻可采用瘦長圖形對大阻值電阻可采用折疊圖形：當L?W時，可不考慮k1;當W?xjc時，可不考慮橫向修正m。2023/2/314襯底電位與分布電容制作電阻的襯底與電阻材料摻雜類型相反，即如果電阻是P型半導體，襯底就是N型半導體，反之亦然。這樣，電阻區和襯底就構成了一個pn結，為防止pn結導通，襯底必須接一定的電位。要求不論電阻的哪個端頭在任何的工作條件下，都保證pn結不處于正偏狀態。通常將P型襯底接電路中最低電位，N型襯底（外延層）接最高電位，這樣，最壞工作情況是電阻只有一端處于零偏置，其余點都處于反偏置。例如，上端頭接正電源的P型摻雜電阻，襯底（外延層）的N型半導體電接正電源，這樣在接正電源處，pn結是零偏置，越接近電阻的下端頭，P型半導體的電位越低，pn結反偏電壓越大。2023/2/315也正是因為這個pn結的存在，又導致了摻雜半導體電阻的另一個寄生效應：寄生電容。任何的pn結都存在結電容，電阻的襯底又通常都是處于交流零電位(直流的正、負電源端或地端)，使得電阻對交流地存在旁路電容。如果電阻的一端接地，并假設寄生電容沿電阻均勻分布，則電阻幅模的-3dB帶寬近似為：其中，R□是電阻區的摻雜層方塊電阻，C0是單位面積電容，L是電阻的長度。2023/2/316二、其他常用的集成電阻器1.發射區（磷）擴散電阻一種是直接在外延層上擴散N+層來形成，需要單獨的隔離區，由于外延層的電阻率遠高于N+擴散層，所以外延層電阻對發射區擴散電阻的旁路作用可忽略。且不存在寄生效應。2023/2/317另一種發射區擴散電阻可與其他電阻坐在一個隔離區，但發射區電阻要做在一個單獨的P型擴散區，并使三個PN結處于反偏，由于這種有寄生PNP管效應，所以需要增加隱埋層。2023/2/318發射區擴散電阻主要用來作小阻值的電阻和在連線交叉時作“磷橋”，其電阻值的計算方法和基區擴散電阻類似。2023/2/3192.隱埋層電阻其方塊電阻值比較小，主要做小電阻，圖中R2就是隱埋層電阻。又由于影響隱埋層電阻的工藝因素太多，且不易控制，所以隱埋層電阻的精度較差。2023/2/3203.基區溝道電阻特點:薄層電阻Rs大，用小面積制作大阻值電阻?；鶇^溝道電阻的薄層電阻Rs為NPN晶體管的有效基區的薄層電阻RBS1。基區溝道電阻只能用于小電流、小電壓情況，多用于基區偏置電阻或泄放電阻。當電阻兩端電壓很小時，阻值近似為常數。2023/2/321基區溝道電阻精度低，因為沒有獨立的控制因素，完全由NPN管的基區寬度WB決定。由于有大面積的N+P結，寄生電容大。薄層電阻RBS1較大，所以基區溝道電阻的溫度系數較大。N+區擴散層覆蓋外的P區薄層電阻很小，比基區溝道電阻小1～2個數量級，可以忽略不計。2023/2/3224.外延層電阻（體電阻）特點又稱為“體電阻”，不存在寄生PNP效應，不需要隱埋層。外延層的薄層電阻較大，可以做高值電阻?？沙惺茌^高電壓，其擊穿電壓為隔離結擊穿電壓。2023/2/323在阻值設計時，要注意橫向修正，即電阻寬度W應扣除隔離結橫向擴散后電阻區的實際寬度。電阻的相對誤差大。這是因為電阻值的控制主要是通過外延層工藝和隔離擴散工藝來進行的，這兩道工藝本身就較難控制，況且后續工藝對外延層電阻值的影響也較大。電阻的溫度系數較大。2023/2/324在外延層上覆蓋一層P型擴散層，就可做成更高阻值的電阻，即外延層溝道電阻，其結構與基區溝道電阻類似。2023/2/3255.離子注入電阻同為摻雜工藝，由于離子注入工藝可以精確地控制摻雜濃度和注入的深度，且橫向擴散小。其阻值容易控制，精度較高。該電阻由兩部分組成，離子注入區電阻和p+區端頭電阻，因為p+區端頭的摻雜濃度較高，阻值很小，實際的電阻值主要由離子注入區電阻決定，與熱擴散摻雜電阻相比，減小了誤差，進一步提高了精度。2023/2/3262.用MOS晶體管形成電阻用MOS晶體管形成電阻又叫有源電阻是指采用晶體管進行適當的連接并使其工作在一定的狀態，利用它的直流導通電阻和交流電阻作為電路中的電阻元件使用。雙極型晶體管和MOS晶體管均可擔當有源電阻，在這里將只討論以MOS器件作為有源電阻的情況，雙極型器件作為有源電阻的原理類似。以NMOS為例，其電流方程：2023/2/327三、MOS集成電路中常用的電阻1.多晶硅電阻SiSiO2LeffLWpoly-SiSiO2SDLD為源漏擴散時橫向擴散量。阻值高，用擴散摻雜工藝制作精度低，主要用來做存儲器存儲單元的負載電阻。若用離子注入摻雜工藝，精度可以提高。2023/2/328當VDS很小時：其中：2023/2/3293.2

集成電容器在集成電路中，電容也是一個重要的元件。IC中應盡量避免使用電容器，因電容器占面積大。在雙極型模擬集成電路中，集成電容器用作頻率補償以改善電路的頻率特性。在MOS模擬集成電路中，由于在工藝上制造集成電容比較容易，并且容易與MOS器件相匹配，故集成電容得到較廣泛的應用。普通PN結電容的容量較小，有較大的溫度系數和寄生效應等缺點，因此，應用不多。2023/2/330在雙極型和MOS模擬集成電路中的電容大多采用MOS結構或其相似結構。由于在MOS工藝中實現的MOS電容，匹配精度比電阻好，一般約為0.1%~5%，因此在D/A、A/D轉換器和開關電容電路等集成電路中，往往用電容代替電阻網絡。2023/2/331元件制造工藝匹配溫度系數電壓系數電阻器擴散(W=50μm)離子注入(W=40μm)±0.4%±0.12%+2×10-3/℃+4×10-3/℃~2×10-3/V~8×10-4/V電容器MOS(tox=0.1μm，L=254μm)±0.06%+2.6×10-3/℃10-5/V表列出了擴散電阻、離子注入電阻和MOS電容器的若干性能比較。2023/2/332一、雙極IC中常用的集成電容器1.反偏PN結電容器：在雙極集成電路中，常使用的集成電容器。PN結電容器的制作工藝完全和NPN管工藝兼容，但其電容值做不大。發射結的零偏單位面積電容大，但擊穿電壓低，約為6～9V；集電結的零偏單位面積電容小，但擊穿電壓高，約為20V。2023/2/3332.發射區擴散層-隔離擴散層-隱埋層結構發射區擴散層—隔離擴散層—隱埋層結構，這種電容實際上是兩個電容并聯，所以可以增大PN零偏單位面積電容CjA0。但由于存在P﹢N﹢結，擊穿電壓只有4～5V。另外由于隔離（襯底）結面積較大，所以CjS也較大，為減小CjS影響，應降低所使用結上的反偏電壓，使結電容提高，提高襯底結的反偏電壓，減小CjS。2023/2/3343.MOS電容器上電極：鋁膜介質：薄SiO2層，厚度大于1000?（對工藝要求高，額外工藝制作，其他工藝通同NPN管）下電極：N+發射區擴散層R是下電極N+發射區擴散層電阻，為提高MOS電容器的Q值（品質因數，評價回路損耗的指標），必須減小R值，所以一般制成方形，以減小R的方數（L/W），使阻值下降。等效電路2023/2/335MOS電容器特點單位面積電容值CA較小（CA=3.1~6.2×10-4pF/μm2），所以占用芯片面積大；擊穿電壓高，BV﹥50V；溫度系數TCC小，約為20×10-6/℃；下電極用N+發射區擴散層時，MOS電容值基本上與電壓大小及電壓極性無關；單個MOS電容誤差△C/C較大，±20%，電容間匹配誤差可小于±10%；Cjs大，可增大襯底電壓來減小。2023/2/336圖3.20以多晶硅作為上、下極板的電容器結構圖3.19以多晶硅作為上極板的電容器結構柵氧化層多晶硅二、MOS

IC中常用的MOS電容器2023/2/3373.3互連（內連線）MOSIC尤其是Si柵MOS電路中，常用的布線一般有金屬、重摻雜多晶硅（Poly-Si