FPGA跨時鐘域設計

--Multi-AsynchronousClockDesignofFPGA

主要內容局部同步設計概念跨時鐘域的問題亞穩態（metastability）同步失敗（synchronizefailure）同步化同步器（synchronizer）保持寄存器和握手（holdandhandshake）異步FIFO設計(asynchronousFIFO)為什么討論多時鐘域設計全同步設計（totallysynchronous）一個時鐘全異步設計（totallyasynchronous）沒有時鐘全局異步,局部同步設計（globallyasynchronous，locallysynchronous）多個獨立時鐘域，同一時鐘域內同步這是我們關心的多時鐘域設計不可避免,單一時鐘不能滿足設計的需求亞穩態什么是亞穩態引起亞穩態的原因亞穩態對系統可靠性的危害如何評估其危害－MTBF如何減少亞穩態的風險什么是亞穩態從事多時鐘設計的第一步是要理解信號穩定性問題。當一個信號跨越某個時鐘域時，對新時鐘域的電路來說它就是一個異步信號。接收該信號的電路需要對其進行同步。同步可以防止第一級存儲單元（觸發器）的亞穩態在新的時鐘域里傳播蔓延。

亞穩態是指觸發器無法在某個規定時間段內達到一個可確認的狀態。當一個觸發器進入亞穩態時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩定在某個正確的電平上。在這個穩定期間，觸發器輸出一些中間級電平，或者可能處于振蕩狀態，并且這種無用的輸出電平可以沿信號通道上的各個觸發器級聯式傳播下去。

亞穩態最終收斂于0或1或者振蕩引起亞穩態的原因在數據跳變期間采樣建立或保持時間不滿足跨時鐘域的信號和同步時鐘之間的關系不能確定單一時鐘域內工具確保建立保持時間，不出現亞穩態從tsu,th和tco的角度看亞穩態亞穩態對系統可靠性的危害同步失敗（SynchronizeFailure）系統失敗（SystemFailure）按概率出現；發生概率可能達到可靠性要求無法接受的程度。如何減少亞穩態的風險單一時鐘域內信號工具檢查每個觸發器的建立保持時間，確保其不出現亞穩態跨時鐘域的信號沒有工具可以保證其可靠性；靜態時序分析其應該設置falsepath約束；只能靠邏輯設計來保證：同步化技術。同步化技術根據跨時鐘域信號的特點來選擇同步化方法：同步器－－控制信號保持寄存器和握手－－地址或數據總線信號異步FIFO設計－－數據總線信號同步器（two-stageofflip-flops）為什么使用兩級寄存器（接收時鐘域）是一級寄存概率平方，兩級并不能完全消除亞穩態危害，但是提高了可靠性，減少其發生的概率一級概率很大，三級改善不大同步器延遲－1或2個接收時鐘同步器分類電平同步器邊沿檢測同步器脈沖同步器基本同步器－電平同步器邊沿檢測同步器－慢時鐘域到快時鐘域脈沖同步器－快時鐘域到慢時鐘域同步器設計推薦的做法同步器單獨成模塊,引入兩個獨立時鐘其他模塊都設計為單一時鐘模塊,完全同步模塊以時鐘域作為信號命名的前綴靜態時序分析的時候,對同步器模塊異步輸入信號的設定falsepath:用通配符使用同步器需要注意的問題原時鐘域的寄存器和新時鐘域的兩個寄存器之間都不能有組合邏輯快時鐘域到慢時鐘域多位控制信號跨時鐘域總線信號跨時鐘域同步器寄存器之間的不能有組合邏輯快時鐘域到慢時鐘域使用脈沖同步電路使得輸入脈沖信號大于一個慢時鐘周期一個例子多位控制信號跨時鐘域注意保持信號在原時鐘域里面的順序兩個例子

總線信號跨時鐘域直接使用同步器會帶來問題正確方法保持寄存器加握手信號異步fifo設計以上兩種方法都要使用同步器保持寄存器和握手部分握手全握手缺點：延遲比較多保持寄存器和握手FIFO同步FIFO：寫時鐘和讀時鐘為同一個時鐘異步FIFO：寫時鐘和讀時鐘為獨立時鐘跨時鐘域的數據信號需要用到異步FIFO，隔離時鐘域，匹配讀寫速度FIFO寫滿和讀空標志的產生讀寫指針比較產生同步FIFO直接把讀寫時鐘比較或運算產生異步FIFO由于讀寫指針不同時鐘域，比較前指針必須同步化由于二進制的指針會出現多位同時跳變，直接由同步器進行同步化會有問題異步FIFO設計根據full和empty產生方法分為：BinaryCode結合保持握手二進制尋址，二進制同步化后比較產生空滿標志GrayCode結合同步器二進制尋址，Gray碼同步化后，比較產生空滿標志Gray碼尋址，Gray碼同步化后，比較產生空滿標志1.BinaryCode結合保持握手保持寄存器保持的是二進制的讀\寫指針2.GrayCode結合同步器Gray碼尋址，Gray碼同步化后，比較產生空滿標志二進制尋址，Gray碼同步化后，比較產生空滿標志空滿標志的產生跨時鐘域處理實例通用黑白平臺CPU接口（45Mhz－60Mhz）通用黑白