EDA技術實用教程期末考試EDA技術實用教程期末考試EDA技術實用教程期末考試資料僅供參考文件編號：2022年4月EDA技術實用教程期末考試版本號：A修改號：1頁次：1.0審核：批準:發布日期：填空題1.術語CPLD表示什么意思?(a)(a)復雜可編程邏輯器件；(b)組合可編程邏輯器件；(c)組合可編程局部器件。2.術語FPGA表示(b)．(a)正規的可編程門陣列；(b)現場可編程門陣列；(c)有限可編程門陣列。3.術語HDL代表(a)(a)硬件描述語言；(b)美元崇拜者；(c)硬件開發語言；(d)高級設計語言。4.關于自上而下的EDA設計，選擇所有正確的說法。(abcdef)(a)可做到更好的資源分配；(b)使得每一個小的功能模塊可以被單獨仿真；(c)加速仿真；(d)使器件的行為建模更容易；(e)導致一個低功耗的設計；(f)可在設計組的各成員之間有效地分割一個設計項目5.測試的10／10規則是（C）。(a)應該每10天測試10次。(b)對于設計的每個10％的部分應該進行10次測試。(c)測試電路的規模不應超過整個電路規模的10％，而且設計和調試測試電路所占用的時間不應超過設計和調試原電路所用時間的10％。6.術語“功能仿真”的含義是(a)(a)仿真一個設計的功能如何，而不關心其定時；(b)仿真一個設計的功能等效性；(c)仿真設計所代表的精確功能；(d)仿真一個設計的功能和時間特性。7.VHDL程序輸入方法主要有（原理圖輸入法），（文本輸入法）和（參數化宏功能塊LPM設計法）8.下列說法正確的是（a，c）(a)進程的啟動必須有敏感信號；(b)進程語句process必須有敏感信號列表；(c)進程可以用wait語句啟動；(d)進程中的語句順序顛倒一下不會改變所描述電路的功能．9.VHDL用于綜合的數據類型主要有（標量）型、復合型和子類型，其中第一種類型包括所有的簡單類型如（整數型）、（實數型）、（枚舉型）等．

10.VHDL中的數據對象有（信號）、（變量）、（常量）三種，端口屬于（信號）。11.下列有關時鐘上升沿觸發的描述正確的是（a,d,e）。(a)clock’eventandclock=’1’；(b)notclock’stableandclock=’0(c)clock’event；(d)clock’eventand(clock’last_lalue=’0’)(e)rising_edge(clock)。12.下列有關時鐘高電平觸發的描述正確的是（a,b）。(a)clock=’1’；(b)clock’eventand(clock=’１13.有限狀態機根據輸出方式不同分為（moore）型和（mealy）型，其差別在于（moore型FSM輸出只與當前狀態有關，而mealy型輸出與當前狀態和當前輸入都有關．）14.常用的設計庫有（IEEE）、（STD）、（WORK）。其中（WORK等）是顯式的，在編程時無需用(use)語句打開。15、術語“時序仿真”表示什么意思?（a）(a)一個過程，它著眼于某個同步設計并確定其最高工作頻率，該頻率不違反任何建立和保持時間；(b)一種包括了定時延時的仿真；(c)一個過程，它著眼于某個異步設計并調整所有處于臨界的路徑，以使得它們在一定的時間約束范圍以內。16、對于下面的說法選擇真或假：(a)總線競爭能降低設計在其整個壽命時限范圍內的可靠性。(b)如果總線競爭不能全部消除，那也應該把它最小化。17、對于下面的說法選擇真或假：(a)懸浮總線能產生信號噪聲。(b)懸浮總線能引起額外的功率損耗。(c)應該在設計中避免懸浮總線。18、綜合軟件的功能：(a)將一個低級別的設計描述轉換為一個功能上等效的高級別的設計描述；(b)將一個用某一種HDL語言描述的設計轉換為一個等效的用另一種HDL語言描述的設計；(c)從一個設計描述中產生一組測試向量；(d)從一個功能上等效的、高級別的設計描述中產生一個低級別的設計描述。19、EDA設計輸入方式主要包括（文本輸入）、（圖形輸入）和（波形輸入）三種。20、EDA的設計驗證包括（功能仿真）、（時序仿真）、（硬件測試）三個過程。21、當前最流行并已成為IEEE標準的硬件描述語言包括（VHDL）和（VerilogHDL）。22、將硬件描述語言轉化為硬件電路的重要EDA軟件稱為（綜合器）。23、VHDL用于綜合的數據類型主要有（標量）型、復合型和子類型，其中第一種類型包括所有的簡單類型如（整數型）、（實數型）、（枚舉型）等。

24、VHDL中的數據對象有（信號）、（變量）、（常量）三種，端口屬于（信號）。25、QuartusII支持（圖形）、（文本）、（波形）等不同源程序輸入方式。26、\maxplus2\max2lib\prim是QuartusII的（基本）元件庫，包括（門電路）、（觸發器）、（輸入）、（輸出）、電源等基本元件。27、\maxplus2\max2lib\mf是Max+plusII的（老式宏函數）元件庫，包括（加法器）、（編碼器）、（譯碼器）、（計數器）、移位寄存器等74系列基本器件。28、\maxplus2\max2lib\mega_lpm是QuartusII的（參數可設置宏功能）元件庫，包括參數可設置的（ROM）、（計數器）等元件。29、VHDL的過程分為（過程首）和（過程體）兩部分，調用前必須將它們裝入（程序包）中。30、VHDL的函數分為（函數首）和（函數體）兩部分，調用前必須將它們裝入（程序包）中。31、在QuartusII集成環境下可以執行（creatsymbolfilesforcurrentfile）命令，為通過編譯的圖形或文本文件產生一個元件符號，該元件符號可以被其它圖形或文本文件（調用），以實現多層次的系統電路設計。32、在初次安裝QuartusII軟件后的第一次對設計文件的編程下載時，需要選擇的ByteBlaster(MV)編程方式對應計算機的(并行或LPT)口作為編程下載通道,“MV”是(混合電壓)的意思。33、層次化設計是將一個大的設計項目分解為若干個子項目或若干個層次來完成、先從（底）層的電路設計開始,然后在（高）層次的設計中逐級調用(低)層次的設計結果,直至完成系統設計。34、VHDL設計實體的基本結構包括（庫）、（程序包）、（實體）、（結構體）等部分。35、（實體）和（結構體）是VHDL設計實體的基本結構，它們可以構成最基本的VHDL程序。36、在VHDL的端口說明語句中，端口方向包括（IN）、（OUT）、（INOUT）和（BUFFER）。37、VHDL的數據對象包括（信號）、（變量）和（常量），它們都是用來存放各種類型數據的容器。38、VHDL的并行語句在結構體中的執行方式是（并行）的，其執行方式與語句書寫的順序無關。39、VHDL的PROCESS是由（順序）（順序/并行）語句組成的，但其本身卻是（并行）（順序/并行）語句。40、VHDL的子程序有（過程）和（函數）兩種。41、一般EDA技術的發展分為（CAD）、（CAE）、（EDA）三個階段。42、基于EPROM、EEPROM和快閃存儲器件的可編程器件的編程信息在斷電后（不會）（填會/不會）丟失。43、基于SRAM結構的可編程器件的編程信息在斷電后（會）（填會/不會）丟失。44、CPLD器件中包含三種可編程結構（可編程邏輯宏單元LMC）、（可編程I/O單元IOB）、（可編程內部互聯PIA）。45、FPGA器件中包含三種可編程結構（嵌入式陣列塊LAB）、（I/O單元IOC）、（快速通道FastTrack）。46、指定設計電路的輸入輸出端口與目標芯片引腳的連接關系的過程稱為（引腳鎖定）。47、標準的邊界掃描測試只需要（5）根信號線。48、在PC機上利用VHDL進行項目設計，不允許在（根）目錄下進行，必須在根目錄下為設計建立一個工程目錄（即文件夾）。49.為觸發器復位有（同步復位）和（異步復位）兩種方法。如果時鐘進程中用了敏感信號，則（異步復位）需要把復位信號放入敏感信號列表。二、多項選擇題1、術語CPLD表示(A)，術語FPGA表示(E)A、復雜可編程邏輯器件；B、組合可編程邏輯器件；C、組合可編程局部器件。D、正規的可編程門陣列；E、現場可編程門陣列；F、有限可編程門陣列。2、對于下面的說法正確的是（AC）。A、懸浮總線能產生信號噪聲。B、懸浮總線能引起額外的功率損耗。C、應該在設計中避免懸浮總線。3、對于下面的說法正確的是（AB）。A、總線競爭能降低設計在其整個壽命時限范圍內的可靠性。B、如果總線競爭不能全部消除，那也應該把它最小化。C、競爭產生的毛刺不會對時序電路產生影響。4、在VHDL中，為目標信號賦值用（C），為目標變量賦值用（B），定義信號時可以用（B）為信號賦初值。A、=:；B、:=；C、<=;D、=。5、關于自上而下的設計，選擇所有正確的說法。(ABCDEF)A、可做到更好的資源分配；B、使得每一個小的功能模塊可以被單獨仿真；C、加速仿真；D、使器件的行為建模更容易；E、低功耗的設計；F、可在設計組各成員之間有效地分割一個設計項目。6、下列說法正確的是（A，C）A、進程的啟動必須有敏感信號；B、進程語句process必須有敏感信號列表；C、進程可以用wait語句啟動；D、進程中的語句順序顛倒一下不會改變所描述電路的功能．6、下列有關時鐘上升沿觸發的描述正確的是（ADE）。A、clock’eventandclock=’1’；B、notclock’stableandclock=’0C、clock’event；D、clock’eventand(clock’last_lalue=’0’E、rising_edge(clock)。7、下列有關時鐘下降沿觸發的描述正確的是（A，D）。A、clock’eventandclock=’0’；B、notclock’stableandclock=’1C、clock’event；D、clock’eventand(clock’last_lalue=’1’E、rising_edge(clock)。8、下列有關時鐘高電平觸發的描述正確的是（A）。A、clock=’1’；B、clock’eventand(clock=’１三．單項選擇題(每小題2分,共20分)1、VHDL屬于（B）描述語言。A、普通硬件；B、行為級；C、高級；D、低級。2、在設計輸入完成后，應立即進行設計文件的（B）。A、編輯；B、編譯；C、功能仿真；D、時序仿真。3、基于硬件描述語言的數字系統設計目前最常用的設計方法稱為（B）設計法。A、自底向上；B、自頂向下；C、積木式；D、頂層。4、在EDA工具中，能將硬件描述語言轉化為硬件電路的重要工具軟件稱為（D）。A、仿真器；B、綜合器；C、適配器；D、下載器。5、在EDA工具中，能完成在目標器件上布局布線的軟件稱為（C）。A、仿真器；B、綜合器；C、適配器；D、下載器。6、QuartusII屬于(C)。A、高級語言；B、硬件描述語言；C、EDA工具軟件；D、綜合軟件。7、Multisim2001屬于(C)。A、高級語言；B、硬件描述語言；C、EDA工具軟件；D、綜合軟件。7、使用QuartusII圖形編輯方式輸入的電路原理圖文件必須經過（B）才能進行仿真驗證。A、編輯；B、編譯；C、綜合；D、編程。8、QuartusII的設計文件不能直接保存在（B）。A、硬盤；B、根目錄；C、文件夾；D、工程目錄。8、QuartusII的設計文件只能直接保存在（D）。A、硬盤；B、根目錄；C、文件夾；D、工程目錄。9、在QuartusII集成環境中為圖形文件產生一個元件符號的主要用途是(D)。A、仿真；B、編譯；C、綜合；D、被高層次電路設計調用。10、執行Multisim2001的（A）命令可以為設計電路建立一個元件符號。A、CreatSymbolfilesforcurrentfile；B、Simulator；C、Compiler；D、TimingAnalyzer。11、執行QuartusII的（A）命令可以為設計電路建立一個元件符號。A、Creatsymbolfiles；B、Simulate；C、Compiler；D、Transfer。12、QuartusII的圖形設計文件類型為（B）。A、.scf；B、.bdf；C、.vhd；D、.vwf。13、QuartusII的VHDL文本設計文件類型為（C）。A、.scf；B、.bdf；C、.vhd；D、.vwf。14、QuartusII的波形文件類型為（A）。A、.scf；B、.bdf；C、.vhd；D、.vwf。15、VHDL最常用的庫是（A）。A、IEEE；B、STD；C、WORK;D、PACKAGE。16、在VHDL的端口說明語句中，用（A）聲明端口為輸入方向。A、IN；B、OUT；C、INOUT；D、BUFFER。18、在VHDL的端口說明語句中，用（C）聲明端口為雙向方向。A、IN；B、OUT；C、INOUT；D、BUFFER。19、在VHDL的端口說明語句中，用（B）聲明端口為輸出方向。A、IN；B、OUT；C、INOUT；D、BUFFER。20、在VHDL的端口說明語句中，用（D）聲明端口為可反饋輸出方向。A、IN；B、OUT；C、INOUT；D、BUFFER。21、在VHDL中，（B）的數據傳輸是立即發生的，不存在任何延遲行為。A、信號；B、變量；C、數據；D、常量。22、在VHDL中，（A）的數據傳輸不是立即發生的，目標信號的賦值需要經過一定延遲時間。A、信號；B、變量；C、數據；D、常量。23、考慮可測試性應該是(A)：(A)在設計工作的開始；(B)在設計工作進程的中間；(C)在設計工作的結尾。24、術語HDL代表(A)。A、硬件描述語言；B、美元崇拜者；C、硬件開發語言；D、高級設計語言。25、在VHDL的IEEE標準庫中，預定義的位數據類型數據BIT有（A）種邏輯值。A、2；B、3；C、8；D、9。26、在VHDL的IEEE標準庫中，預定義的標準邏輯位數據類型數據STD_LOGIC有（D）種邏輯值。A、2；B、3；C、8；D、9。26、不完整的IF語句，其綜合結果可實現（A）。A.時序電路B.雙向控制電路C.條件相或的邏輯電路D.三態控制電路27、在VHDL的CASE語句中，條件句中的“=>”不是操作符，其作用相當于（B）。A、IF；B、THEN；C、AND；D、OR。28、VHDL的FOR_LOOP語句中的循環變量是一個臨時變量，（B）事先聲明。A、必須；B、不必；C、其類型要；D、其屬性要。29、在VHDL中，含WAIT語句的進程process語句（B）再加敏感信號，否則是非法的。A、可以；B、不能；C、任意；D、只能30、VHDL的WORK庫是用戶設計的現行工具庫，用于存放（）的工程項目。A、用戶自己設計；B、公共程序；C、共享數據；D、圖形文件。31、術語“功能仿真”的含義是(A)A、仿真一個設計的功能如何，而不關心其定時；B、仿真一個設計的功能等效性；C、仿真設計所代表的精確功能。32、測試的10／10規則是（C）A、應該每10天測試10次。B、對于設計的每個10％的部分應該進行10次測試。C、測試電路的規模不應超過整個電路規模的10％，而且設計和調試測試電路所占用的時間不應超過設計和調試原電路所用時間的10％。33、進程（A）。A、只對信號敏感，對變量不敏感；B、只對變量敏感，對信號不敏感；C、對信號和變量都敏感；D、對信號和變量都不敏感。34、QuartusII的設計文件不能直接保存在（B）。A、硬盤；B、根目錄；C、文件夾；D、工程目錄。35、在QuartusII工具軟件中，包括加法器、編／譯碼器、計數器等74系列期間的元件庫是（A）庫。A、\libraries\othersB、\libraries\primitivesC、\libraries\megafuctionD、\libraries\mywork36、在QuartusII集成環境中為圖形文件產生一個元件符號的主要用途是（）。A、仿真；B、編譯；C、綜合；D、被高層次電路設計調用。37、執行QuartusII的（B）命令，可以對設計電路進行功能仿真或時序仿真。A、CreateSymbolfiles;B、startSimulation;C、startCompilation;D、TimingAnalyzer38、執行QuartusII的（D）命令，可以精確分析設計電路輸入與輸出波形間的延時量。A、CreateSymbolfiles;B、startSimulation;C、startCompilation;D、TimingAnalyzer39、GAL是指（C）。A、可編程邏輯陣列；B、可編程陣列邏輯；C、通用陣列邏輯；D、通用邏輯陣列。40、PLA是指（A）。A、可編程邏輯陣列；B、可編程陣列邏輯；C、通用陣列邏輯；D、通用邏輯陣列。41、在對PLD器件內部結構進行描述采用的簡化符號中，行線與列線相交處若有（B）表示有一個耦合元件固定連接。A、“×”；B、“.”;C、無標記。42、在對PLD器件內部結構進行描述采用的簡化符號中，行線與列線相交處若有（A）表示有一個耦合元件可編程連接。A、“×”；B、“.”;C、無標記。43、在對PLD器件內部結構進行描述采用的簡化符號中，行線與列線相交處若有（C）表示有一個耦合元件未連接。A、“×”；B、“.”;C、無標記。44、包括設計編譯和檢查、邏輯優化和綜合、適配和分割、布局和布線、生成編程數據文件等操作的過程稱為（C）。A、設計輸入；B、設計處理；C、功能仿真；D、時序仿真。45、電子系統設計優化，主要考慮提高資源利用率，減少功耗—即面積優化，以及提高運行速度—即速度優化；指出下列那種方法不屬于速度優化：（A）。A.資源共享 B.流水線設計B.寄存器配平 D.關鍵路徑法46、大規模可編程器件主要有FPGA、CPLD兩類，下列對CPLD結構與工作原理的描述中，正確的是（C）。A.CPLD即是現場可編程邏輯器件的英文簡稱； B.CPLD是基于查找表結構的可編程邏輯器件；C.早期的CPLD是從GAL的結構擴展而來；D.在Altera公司生產的器件中，FLEX10K系列屬CPLD結構。47、綜合是EDA設計流程的關鍵步驟，綜合就是把抽象設計層次中的一種表示轉化成另一種表示的過程；在下面對綜合的描述中，（C）是錯誤的。A.綜合就是將電路的高級語言轉化成低級的，可與FPGA/CPLD的基本結構相映射的網表文件；B.綜合可理解為將軟件描述與給定的硬件結構用電路網表文件表示的映射過程，并且這種映射關系不是唯一的；C.綜合是純軟件的轉換過程，與器件硬件結構無關；D.為實現系統的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。48、下面對利用原理圖輸入設計方法進行數字電路系統設計，那一種說法是不正確的（B）。原理圖輸入設計方法直觀便捷，但不適合完成較大規模的電路系統設計；原理圖輸入設計方法無法對電路進行功能描述；原理圖輸入設計方法一般是一種自底向上的設計方法；原理圖輸入設計方法也可進行層次化設計。49、在VHDL語言中，下列對進程（PROCESS）語句的語句結構及語法規則的描述中，正確的是（A）。A.ROCESS為一無限循環語句；敏感信號發生更新時啟動進程，執行完成后，等待下一次進程啟動。B.敏感信號參數表中，應列出進程中使用的所有輸入信號；C.進程由說明部分、結構體部分、和敏感信號參數表三部分組成；D.當前進程中聲明的信號也可用于其他進程。50、狀態機編碼方式中，其中（C）占用觸發器較多，但其實現比較適合FPGA的應用。 A.狀態位直接輸出型編碼 B.順序編碼 C.一位熱碼編碼 D.以上都不是51、子程序中的語句都是（B）。A.并行語句B.順序語句C.既有并行語句也有順序語句D.既非并行語句也非順序語句。判斷并改錯題1.SIGNALa，b，c:STD_LOGIC_VECTOR(3DOWNTO0)；SIGNALd，e，f，g:STD_LOGIC_VECTOR(1DOWNTO0)；SIGNALh，I，j，k:STD_LOGIC；SIGNALl，m，n，o，p:BOOLEAN；...a<=bANDc;--b、c相與后向a賦值，a、b、c的數據類型同屬4位長的位矢量d<=eORfORg;--兩個操作符OR相同，不需括號h<=(iNANDj)NANDk；--加括號先執行括號內運算l<=(mXORn)AND(oXORp);--操作符不同，必須加括號h<=iANDjANDk;--兩個操作符都是AND，不必加括號h<=iANDjORk;--兩個操作符不同，未加括號，表達錯誤a<=bANDe;--操作數b與e的位矢長度不一致，表達錯誤h<=iORl;--i的數據類型是位STD_LOGIC，而l的數據類型是...--布爾量BOOLEAN，因而不能相互作用，表達錯誤。2.指出下列case的錯誤原因并改正SIGNALvalue:INTEGERRANGESIGNALout1:STD_LOGIC;...CASEvalueIS--缺少以WHEN引導的條件句ENDCASE；...CASEvalueISWHEN0=>out1<='1';--value2～15的值未包括進去WHEN1=>out1<='0';ENDCASE...CASEvalueISWHEN0TO10=>out1<='1';--選擇值中5～10的值有重疊WHEN5TO15=>out1<='0';ENDCASE;3.entitymany_errorsisporta:bit_vector(3to0)b:outstd_logic_vector(0to3)c:inbit_vector(6downtoO);)endmany_errorsarchitecturenot_so_goodofmany_errors begin my_label:process begin ifc=x”f”then b<=a; else b<=’0101’ endif endprocess;endnot_so_good3.下面標示符是否合法？如不合乎規則請指出錯誤原因．(1)value%8%為非法字符(2)_databus16不能以_開頭(3)clk_8m合法(4)fs_8k合法(5)entity不能以系統定義關鍵詞作為標識符(6)adderess_bus_不能以_結尾4.判斷下面的說法是否正確，如不正確，請說明原因．(1)一般說來，短標示符是區分大小寫的．不正確，標示符不區分大小寫(2)＼data和＼DATA是相同的標示符．正確(3)注釋是VHDL設計功能描述的一部分，因此注釋文字會被編譯．不正確，注釋不被編譯(4)785456表示數字785456正確(5)＇Ｂ＇和＂B＂是相同的．不正確，一個是字符，一個是字符串(6)＼adder＼和adder是相同的標示符．6.閱讀下面的并置運算，然后回答該并置運算是否正確？如不正確，請說明原因。Signala:std_logic;Signalb:std_logic;Signalc:std_logic_vector(3downto0);Signald:std_logic_vector(3downto0);C<=a&a&b&b;D<=a&b&c;簡答題1.可編程邏輯器件在現代電子設計中越來越重要，請問：你所知道的可編程邏輯器件有哪些？目前最常用的兩種器件是什么？其結構特征如何？答：按可編程邏輯器件的發展，有簡單PLD器件（包括PLA、PAL、GAL、CPLD、FPGA等）和復雜PLD器件兩大類。目前最常用的兩種復雜PLD器件是CPLD和FPGA。CPLD即復雜可編程邏輯器件，其結構是基于ROM的乘積項的可編程結構，而FPGA是現場可編程門陣列器件，其結構基于可編程的查找表。2.簡述FPGA等可編程邏輯器件設計流程答：FPGA等可編程邏輯器件的設計流程即現代EDA設計的流程，主要包括設計輸入、邏輯與結構綜合、時序與功能仿真、編程下載、硬件測試等步驟。（或繪流程圖說明）3.一個設計實體由哪幾個基本部分組成它們的作用如何

答：（1）庫與程序包部分：使實體所用資源可見；（2）實體部分：設計實體的外部特征描述；（3）結構體部分：設計實體的內部電路結構或功能描述。4.進程語句是如何啟動的？

答：進程由敏感信號列表中的敏感信號的變化啟動。有兩種格式：一種是PROCESS（敏感信號表）IS，一種是PROCESSWAITUNTILL敏感信號5.過程與函數的區別體現在哪些方面？

答：相同點：過程與函數都屬于子程序，；都需要先定義后使用；都允許調用；都可以重載。但也有不同：（1）過程調用時作為一個獨立的語句出現，函數調用時只能作為一個語句元素出現；（2）函數調用的結果是返回一個函數值，過程調用的結果是執行過程體中的順序語句。6.過程可以定義在一個VHDL程序的那些位置函數可以定義在一個VHDL程序的那些位置7.VHDL是強類型語言還是弱類型語言若數據類型不一致能否進行數據操作如能，如何實現答：強類型語言，即只有同類型的數據能夠直接進行數據操作。若數據類型不一致不能進行直接數據操作，但能夠通過類型轉換函數等方法轉換為同類型數據后進行操作。8.有限狀態機適用于什么數字系統的設計有何優點

答：有限狀態機適用于具有順序控制特征的數字系統設計，一般作為系統的控制部分。具有結構模式簡單、結構清晰、易優化、可靠性高、可實現高速控制等優點。9.詳細討論并用示例說明with_select語句和case語句的異同點。相同點：（1）描述完全條件；（2）條件的列出要求一致；…不同點：（1）with_select是并行語句，case是順序語句；（2）格式上，with_select語句只有最后一個子句分隔符用分號“；”，前面所有子句用逗號“；”。case語句的所有子句分隔符都用分號“；”；…10.EDA名詞解釋，寫出下列縮寫的中文（或者英文）含義：（10分）1.CPLD：復雜可編程邏輯器件2.HDL：硬件描述語言3.LUT：查找表（LookUptable）4.ASIC:專用集成電路5.SOC：片上系統6.IPCORE：知識產權核7.FPGA：現場可編程門陣列8.JTAG：聯合測試行動組9.EAB：嵌入式陣列快10.LE（LC）：邏輯單元11.SOPC：可編程片上系統12.EDA：電子設計自動化13.FSM：有限狀態機14.BST：邊界掃描測試15.M4K：Altera公司Cyclone系列FPGA中的嵌入式存儲器模塊16.RTL：寄存器傳輸級17、MV：混合電壓18、PLD：可編程邏輯器件19、std_logic_vector：一種數組型數據類型，其中每位數據均為std_logic型。20、one-hot：一種有限狀態機的編碼形式。狀態機的每個狀態都用一個觸發器來表示，即在每個狀態只有對應觸發器置“1”，其他觸發器均置“0程序分析1.說明下面程序的功能，畫出元件符號LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYdecoder3to8ISport(input:INSTD_LOGIC_VECTOR(2DOWNTO0);output:OUTBIT_VECTOR(7DOWNTO0));ENDdecoder3to8;ARCHITECTUREbehaveOFdecoder3to8ISBEGINoutput<="00000001"SLLCONV_INTEGER(input);--被移位部分是常數！ENDbehave;3-8譯碼器，輸入輸出端口均為3位、8位標準邏輯矢量。2.利用轉換函數實現的兩種３－８譯碼器程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYdecoder3to8ISPORT(input:INSTD_LOGIC_VECTOR(2DOWNTO0);output:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDdecoder3to8;ARCHITECTUREbehaveOFdecoder3to8ISBEGINPROCESS(input)BEGINoutput<=(OTHERS=>'0');output(CONV_INTEGER(input))<='1';ENDPROCESS;ENDbehave;3.具有同步復位、并行加載、雙（左、右）向移位功能的８位移位寄存器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYshifterISPORT(data:INSTD_LOGIC_VECTOR(7DOWNTO0);shift_left:INSTD_LOGIC;--右移寄存器shift_right:INSTD_LOGIC;--左移寄存器clk:INSTD_LOGIC;reset:INSTD_LOGIC;mode:INSTD_LOGIC_VECTOR(1DOWNTO0);qout:BUFFERSTD_LOGIC_VECTOR(7DOWNTO0));ENDshifter;ARCHITECTUREbehaveOFshifterISSIGNALenable:STD_LOGIC;BEGINPROCESSBEGINWAITUNTIL(RISING_EDGE(clk));--等待時鐘上升沿IF(reset=‘1’)THENqout<=“00000000”;--同步復位ELSECASEmodeISWHEN"01"=>qout<=shift_right&qout(7DOWNTO1);--右移WHEN"10"=>qout<=qout(6DOWNTO0)&shift_left;--左移WHEN"11"=>qout<=data;--并行加載WHENoTHERS=>NULL;ENDCASE;ENDIF;ENDPROCESS;ENDbehave;4.寫出如下結構體的實體說明，假設結構體中的所有信號均為端口。Architecturert1ofmux1isbeginp1:process(d0,d1,d2,d3,s0,s1)begin if(s1=’0’ands0=’1q<=d0;elsif(s1=’0’ands0=’1q<=d1;elsif(s1=’1’ands0=’0q<=d2;elseq<=d3;endif;endprocessp1;5.請分析下面兩個進程，然后回答問題．P1:process(a,b,c) Variabled:std_logic; Begin D:=a; X<+b+d; D:=c; Y<=b+d; Endprocessp1;P2:process(a,b,c,d) Begin D<=a: X<=b+d; D<=c; Y<=b+d; Endprocessp2;(1)進程１執行后x和y的結果是什么？(2)進程2執行后x和y的結果是什么？(3)根據(1)和(2)的結果，你可以得出什么結論?6.請分析下面的程序段是否合法。如不合法，請指出錯誤原因并加以改正。P1:process(clk,reset) Begin If(reset=’0’ Q<=’0’ Qb<=’1’ Elsif(clk’eventandclk=’1’ Q<=d; Qb<=notd; Endif; Waitonclk,reset;7.分析下面的VHDL程序，請指出它所描述的功能。Libraryieee;Useieee.logic_1164.all;Entitycontrol_andis Port(a:instd_logic_vector(3downto0); B:(a:instd_logic_vector(3downto0)m:instd_logic_vector(3downto0)q:outstd_logic_vector(3downto0));endcontrol_and;architecturert1ofcontrol_andis begin p1:process(a,b,m) begin loop1:forIin0to3loop if(m(i)=’1’ next; endif; q(i)<=a(i)andb(i); endlooploop1;endprocessp1;endrt1;8.請分析下面的程序段是否合法。如不合法，請指出錯誤原因并加以改正。P1:process(clk,reset) Begin If(reset=’0’ Q<=’0’ Qb<=’1’ Elsif(clk’eventandclk=’1’ Q<=d; Qb<=notd; Endif; Waitonclk,reset;（不合法，因為同一進程使用了兩種啟動方法，敏感信號列表法和WAIT語句法，這是不合法的。改正：去掉Process后面的括號及其中敏感信號，或去掉Wait語句。）9.分析下面的VHDL程序，請指出它所描述的功能。Libraryieee;Useieee、logic_1164、all;Entitycontrol_andis Port(a，b,m:instd_logic_vector(3downto0);q:outstd_logic_vector(3downto0));endcontrol_and;architecturert1ofcontrol_andis begin p1:process(a,b,m) begin loop1:forIin0to3loop if(m(i)=’1’ q(i)<=a(i)andb(i); endif; endlooploop1;endprocessp1;endrt1;(實現3－2輸入與門電路的設計)。10.分析下面的VHDL源程序，說明設計電路的功能。LIBRARYIEEE;USEIEEE、STD_LOGIC_1164、ALL;USEIEEE、STD_LOGIC_UNSIGNED、ALL;ENTITYLX3_1ISPORT(s2,sl,s0:INSTD_LOGIC;d3,d2,d1,dO:INSTD_LOGIC;d7,d6,d5,d4:INSTD_LOGIC;Y:OUTSTDULOGIC);ENDLX3_1;ARCHITECTUREoneOFLX3_1ISSIGNALs:STD_LOGIC_VECTOR(2DOWNTO0);BEGINs<=s2&s1&s0;y<=dOWHENs="000"ELSEdlWHENs="001"ELSEd2WHENs="010"ELSEd3WHENs="011"ELSEd4WHENs="100"ELSEd5WHENs="101"ELSEd6WHENs="110"ELSEd7;ENDone;（8選1數據選擇器。）七．程序填空（10分）1.下面程序是帶異步復位、同步置數、低位串行輸出和移位使能的8位右移移位寄存器的VHDL描述，試補充完整。libraryieee;useIEEE.std_logic_1164.all;entitysreg8bis port( clk,rst:instd_logic; load,en:instd_logic; din:instd_logicvector(7downto0); qb:outstd_logic);endsreg8b;architecturebehavofsreg8bis signalreg8 :std_logic_vector(7downto0);begin process(clk,rst,load,en) begin ifrst='1'then ――異步清零 reg8<=others=>’0’ elsifclk’eventandclk=’1’then―― ifload='1'then――同步置數 reg8<=din; elsifen='1'then――移位使能 reg8(6downto0)<=reg8(7downto1); endif; endif; endprocess; qb<=reg8（0）_; ――輸出最低位endbehav;2.下面程序是n輸入與門的VHDL描述，試補充完整。_LIBRARY_ieee;useIEEE.STD_LOGIC_1164_.all;entityandnis GENERIC_(n:integer); --類屬參數聲明 port( a:instd_logic_vector(_n-1_downto0); c:outstd_logic);end;_architecture_behavofandnis --結構體聲明begin process(a__) _variable_int:std_logic; --變量聲明 begin int:=_’1’____; -- forIina'length–1downto0loop --循環判斷 ifa(i)='0'then int:='0'; endif; endloop; c<=int__; --輸出判斷結果 endprocess;endbehav;3.下面程序是一個10線－4線優先編碼器的VHDL描述，試補充完整。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYcoderISPORT(din:INSTD_LOGIC_VECTOR(9DOWNTO0);output:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDcoder;ARCHITECTUREbehavOFCODERISSIGNALSIN:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(DIN)BEGINIF(din(9)='0')THENSIN<="1001";ELSIF(din(8)=’0’)THENSIN<="1000ELSIF(din(7)='0')THENSIN<="0111";ELSIF(din(6)='0')THENSIN<="0110";ELSIF(din(5)='0')THENSIN<="0101";ELSIF(din(4)='0')THENSIN<="0100";ELSIF(din(3)='0')THENSIN<="0011";ELSIF(din(2)='0')THENSIN<="0010";ELSIF(din(1)='0')THENSIN<="0001";ELSESIN<=“0000”ENDIF；ENDPROCESS；Output<=sin；ENDbehav;八.編程題1.寫出具有異步清零功能、時鐘上升沿觸發的D觸發器的VHDL描述。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALLENTITYDFFISPORT(D,CLK，RESET:INSTD_LOGIC; Q:OUTSTD_LOGIC);ENDDFF;ARCHITECTUREBEHAVOFDFFIS BEGINPROCESS(D,CLK,RESET)BEGINIFRESET=’1’THENQ<=’0ELSIFCLK’EVENTANDCLK=’1’THENQ