第8章

組合邏輯電路內(nèi)容概要數(shù)字電路概述集成門電路邏輯代數(shù)及其應用組合邏輯電路的分析與設計編碼、譯碼與數(shù)字顯示數(shù)字電路概述電子電路中的信號模擬信號幅值隨時間連續(xù)變化數(shù)字信號時間和幅值上都離散的處理此類信號的電路模擬電路特點：注重電路的輸入、輸出大小、相位關系處理此類信號的電路數(shù)字電路特點：注重電路的輸入、輸出的邏輯（因果）關系tV(t)數(shù)字信號在數(shù)字電路中以高低電平（脈沖）的形式出現(xiàn)高電平低電平上升沿下降沿正脈沖負脈沖脈沖變化后的電平值比初始電平值高脈沖變化后的電平值比初始電平值低

5V0V

5V0V0V0V

5V

5V數(shù)字信號的邏輯表示高電平

用邏輯1

表示數(shù)字信號的狀態(tài)低電平

用邏輯0

表示0V

5V0V

5V0V0V

5V

5V數(shù)字信號的物理實現(xiàn)UiUoKUccRK開Uo

1,輸出高電平K閉oU

0,輸入信號控制開關狀態(tài)輸出低電平可用二極管或三極管代替利用其開關特性導通壓降硅：0.5

V鍺：0.1

V反向飽和電流死區(qū)電壓u0擊穿電壓UBRi鍺二極管的伏安特性曲線P

陽極N

陰極符號硅：0.7V鍺：0.3V晶體管的三種工作狀態(tài)三極管作為數(shù)字電路中最基本的開關元件，通常不是工作在飽和區(qū)就是工作在截止區(qū)。放大區(qū)只是出現(xiàn)在三極由飽和變?yōu)榻刂埂⒂山刂棺優(yōu)轱柡偷倪^渡過程中。3

6

9

121324Q1Q2Q3IC

/

mAUCE

/

V120μ

A80μ

AIB

40μ

A160μ

A飽和區(qū)截止區(qū)放大區(qū)UCES模擬電路與數(shù)字電路的區(qū)別1、工作任務不同：模擬電路研究的是輸出與輸入信號之間的大小、相位失真等方面的關系；數(shù)字電路主要研究的是輸出與輸入間的邏輯關系（因果關系）。2、三極管的工作狀態(tài)不同：模擬電路中的三極管工作性放大區(qū),是一個放大元件；數(shù)字電路中的三極管工作在飽和或截止狀態(tài),起開關作用。因此，基本單元電路、分析方法及研究的范圍均不同。基本邏輯門電路門電路的基本概念件的號就是一種開關用電路做成這種開關稱為“門電路”結不論能:

夠通過“門”門電路是輸入信號與輸出信號之間存在一定的因果關系的數(shù)字電路，可以是分立元件，也可以是集成電路門電路門電路的輸入和輸出信號都是用電平（或叫電位）高低表示負邏輯高電平用“0”表示低電平用“1”表示正邏輯高電平用“1”表示低電平用“0”表示輸入信號輸出信號基本邏輯門電路包括：“與”門、“或”門、“非”門U1.與邏輯關系A

BY邏輯狀態(tài)表ABY000010100111規(guī)定:開關合為邏輯“1”開關斷為邏輯“0”燈亮為邏輯“1”燈滅為邏輯“0”真值表特點:任0則0,全1則1“與”邏輯關系和與門與邏輯：決定事件發(fā)生的各條件

中，所有條件都具備，事件才會發(fā)生（成立）。2.二極管組成的與門電路+5VVAVBVO輸入輸出電平對應表(忽略二極管壓降)VA

VBVO0033此電路實現(xiàn)“與”邏輯關系ABF000010100111與邏輯狀態(tài)表0V=邏輯0,3V=邏輯1F=

A?B =

AB與邏輯運算規(guī)則

—

邏輯乘3.與邏輯關系表示式與門符號:&ABF0

?

0=01

?

0=00

?

1=01

?

1=1與邏輯狀態(tài)表ABF000010100111“或”邏輯關系和或門或邏輯：決定事件發(fā)生的各條件中，有一個或一個以上的條件具備，事件就會發(fā)生（成立）。1.

“或”邏輯關系UABYABY000011101111設：開關合為邏輯“1”，開關斷為邏輯“0”；燈亮為邏輯“1”，燈滅為邏輯“0” 。特點:任1則1,

全0則0邏輯狀態(tài)表2.二極管組成的“或”門電路VAVBVO000011101111輸入輸出電平對應表(忽略二極管壓降)VAVOVBR-5V0V=邏輯0,3V=邏輯1此電路實現(xiàn)“或”邏輯關系。3.或邏輯關系表示式Y=A＋

B或邏輯運算規(guī)則

—

邏輯加或門符號:ABY≥1或邏輯狀態(tài)表ABY0000111011110+0=01+0=10+1=11+1=1“非”邏輯關系與非門“非”邏輯：決定事件發(fā)生的條件只有一個，條件不具備 件發(fā)生（成立），條件具備

件不發(fā)生。特點:

1則0,

0則1邏輯狀態(tài)表A0Y11

0YRAU1.“非”邏輯關系2.非門電路三極管相當于反相器該電路實現(xiàn)“非”邏輯關系。非門表示符號:1YA輸入輸出電平對應表VAVO03(三極管截止)30(三極管飽和)VO+5VARcRB1+3RB2-UBB忽略三極管飽和壓降非邏輯—邏輯反非邏輯狀態(tài)表AY0110運算規(guī)則：0＝

11＝

03.非邏輯關系表示式非邏輯關系表示式:Y＝

A基本邏輯關系的擴展表示式：Y

=

AB將基本邏輯門加以組合，可構成“與非”、“或非”、“異或”等門電路。1、與非門

真值表A

B

AB

Y0

0

0

10

1

0

11

0

0

11

1

1

0Y=AB

C多個邏輯變量時:&ABY符號：2、或非門表示式：Y=A+B真值表ABA+BY00010

1

1

01

0

1

01

1

1

0多個邏輯變量時:Y=

A+B+CABY≥1符號：TTL集成門電路TTL集成門電路是晶體管-晶體管邏輯門電路的簡稱具有制作工藝簡單、工作穩(wěn)定，帶載能力強等優(yōu)點按輸出結構不同可分為三種：“推拉”形式輸出的TTL門電路集電極開路輸出TTL門電路（OC門）三態(tài)輸出TTL門電路（三態(tài)門，TS門）TTL

“與非”

門電路+5VYR4R2R13kT2R5R3T3T4T1T5ABC750360

3k100ABCR1+5VB1B2多發(fā)射極晶體管T1

的等效電路二極管與門輸入級倒相級輸出級1.

輸入端不全為

“1”的情況YR13kT2R5R3T3T4T1T5ABCR2750360

3kR41000.3V1V電位接近電源電壓使

T3，T4導通輸出端電位

VY

5

0.7

0.7V

3.6V截止負載拉電流該電壓不足以使T2、T5導通截止+5V2.

輸入端全為

“1”的情況YR13kT2R5R3T3T4T1T5R2750360

3kR4100全接高電平“3.6V”導通鉗位在2.1V約1V截止負載門灌電流輸出端電位VY

0.3V3.6VA3.6VB3.6VC+5V結論：1.輸入不全為1時，輸出為12.輸入全為1時，輸出為0符合與非門的邏輯關系邏輯符號CBAF00010011010101111001101111011110ABCFF

=

A

B

C兩種實際的TTL”與非“門8＆＆12

3

4

5

67CT74LS20(4輸入2門)8＆＆＆＆12

3

4

5 6

7CT74LS00(2輸入4門)TTL“與非”門的特性及技術參數(shù)1.

TTL“與非”門的電壓傳輸特性Uo

f

(UI

)BCA12UI

/

V31UO

/

V

4322.

輸出高電平電壓UOH和輸出低電平電壓UOL121UO/V

432A

BCUOH為輸入端至少有一個低電平時的輸出電壓UOL輸入端全為高電平時的輸出電壓3

UI

/

VUOL

0.4VUOH

2.4V通用TTL

“與非”

門UOL

U

ILUOFFBCA12UI

/

V31UO

/

V

432U

NL3.噪聲容限電壓低電平噪聲容限電壓

UNL在保證輸出的高電平電壓不低于關門電平下，容許疊加在輸入低電平上的最大噪聲（或干擾）電壓。U

NL

UOFF

U

IL是輸出高電平下降到其下限時對應的輸入低電平值U

NHU

IH

UOHBCA3.噪聲容限電壓高電平噪聲容限電壓

UNH在保證輸出的低電平不高于開門電平的條件下，容許疊加在輸入高電平的最大噪聲（干擾）電壓ONIHNHU

U

U2UI

/

V31UO

/

V

432是輸出低電平上升到其上1限時對應的輸入高電平值

UON例如：設TTL

“與非”

門的數(shù)據(jù)為UON

1.6V;UIH

2.7V,

UIL

0.4V,

UOFF

0.9V,則：U

NL

UOFFUIL

0.9

0.4

0.5VUON

2.7

1.6

1.1VU

NH

UIH＆＆＆＆＆G2G3GN4.扇出系數(shù)NO指一個

“與非”

門能帶同類門的最大數(shù)目，表示帶負載能力G1對TTL

“與非”門NO

8NO5.平均傳輸延遲時間tuiotuoo50%50%tpd1tpd2平均傳輸延遲時間1tpd

2

(tpd1

tpd

2

)注意：此值愈小愈好74LS系列的典型值為9ns上升延遲時間下降延遲時間輸出信號對于輸入信號的延遲門電路多余輸入端的處理門電路懸空端相當于邏輯1，實際使用時多余的輸入端一般不應懸空，以防外界干擾。對與門和與非門多余輸入端接至正電源或與其他輸入端并接；對或門和或非門多余輸入端接地或與其他輸入端并接。+5VUccYR2R13kT2R3T1T5ABC750RL集電極開路

“與非”

門電路(OC門)T5截止，Y輸出高電平T5飽和導通，Y輸出低電平OC門可實現(xiàn)TTL電平到其它電平的轉換&OC門電路的符號注意與普通與非門的區(qū)別ABCFY1Y2Y3YOC門可以實現(xiàn)“線與”功能Y=Y1Y2Y3UCCRL“線與”輸出端直接相連&&&三態(tài)輸出

“與非”

門電路YR4R2R1T2R5R3T3T4T1T5AB＋UCCDE輸入端使能端輸出端R4R2R1T2R5R3T3T4T1T5DABE＝1Y＋UCC截止決定于A、B的狀態(tài)，實現(xiàn)“與非”邏輯關系工作原理R4R1T2R5R3T3T4T1T5DABY＋UCC1V截止R21V截止輸出端處于高阻

狀態(tài)，相當于開路工作原理1E高電平時高阻狀態(tài)三態(tài)門圖形符號&ABENYEN&ABYENEN高電平使能低電平使能控制端E輸入端輸出端YAB10010111011100XX高阻高電平使能的三態(tài)輸出

“與非”

門的邏輯狀態(tài)表總線（母線）101用途：三態(tài)門主要作為TTL電路

與總線間的接口電路此時接受G的2輸出。

G1、G3呈高阻狀態(tài)返回&A

BENEN&A

BENEN&A

BENEN

G

1G2

G

3可把各個門的輸出分時傳送到總線上門電路是實現(xiàn)一定邏輯關系的電路。1、用二極管、三極管實現(xiàn)2、數(shù)字集成電路(大量使用)TTL集成門電路MOS集成門電路（

）類型:與門、或門、非門、與非門、或非門、異或門

……

。實現(xiàn)方法:門電路小結門電路小結門電路電路符號邏輯表示式與門&YABABY≥1或門非門1YY=ABY=A+BY=

A與非門&YY=

AB或非門AABABY≥1Y=

A+B8.2

邏輯代數(shù)及其應用邏輯代數(shù)中基本運算在邏輯代數(shù)中，用

“1”

、“0”

表示兩種狀態(tài)普通代數(shù)表示數(shù)量關系邏輯代數(shù)表示邏輯（因果）關系邏輯代數(shù)也也稱布爾代數(shù)，是研究邏輯關系的代數(shù)法則邏輯乘（“與”運算）邏輯加（“或”運算）求

反（“非”運算）0?

0=0

?

1=1

?

0=0 1

?

1=10+0=00+1=1+0=1+1=11

00

1由三種基本的邏輯運算關系得以下運算結論邏輯“與”邏輯“或”邏輯“非”0A1AAA基本運算法則A

?

0

=0

?

A=0A

?

1=1?

A=AA

?A=AA

A

0AA5.A+0=A0A1AA7.

A+

A

=A6.

A+1=18.A

A

1AA

AA

A9.交換律11.

A?

B=B

?

A結合律

12.

ABC=(AB)

C

=A

(BC)13.

A+B+C=A+

(

B+C

)

=(A+B)+C分配律14.A(B+C)=AB+AC15.

A+BC=(A+B)(A+C)證明：(A+B)(A+C)=AA＋AC+AB+BC＝A(1+C+B)＋BC

＝A＋BC10.

A+B=B+A運算定律16.

A（A+B）=A證明：A（A+B）=AA＋AB＝A＋AB＝A（1＋B）＝A吸收律17.18.A(

A

B)

ABA

AB

A19.

A

AB

A

B證明：20.AB

AB

AA

AB

A

AB

AB

A

B(

A

A)

A

B21.(

A

B)(

A

B)

A證明：(

A

B)(

A

B)

AA

AB

AB

BB

A

A(B

B)

A

A

A反演律（摩根定律）22.

AB

A

B用真值表證明23.A

B

ABABA

BABABA

B001111011100101100110000AB

A

BA

B

AB邏輯函數(shù)的表示方法表示方法邏輯代數(shù)式(邏輯表示式,Y=AB

+

AB邏輯函數(shù)式)11&&≥1ABY邏輯電路圖:真值表：將邏輯函數(shù)輸入變量取值的不同組合與所對應的輸出變量值用列表的方式一一對應列出的表格。2

n

種組合。n個輸入變量邏輯函數(shù)的表示法BC舉重裁判電路A

Y主裁判控制按鈕副裁判控制按鈕指示燈Y

的狀態(tài)是按鈕A、B、C

狀態(tài)的函數(shù)Y＝（A、B、C）A＝1、B＝1、C＝1

表示三個按鈕按下的狀態(tài)，只有當主裁判按下按鈕A

，同時至少有一名副裁判A＝0、按B下＝按0、鈕BC＝或0C表時示，三指個示按燈鈕Y沒才有會按亮下。的狀態(tài)，Y＝1指示燈亮，Y＝0表示指示燈不亮。一、邏輯狀態(tài)（真值）表以表格的形式表示輸入、輸出變量的邏輯狀態(tài)關系舉重裁判電路的邏輯狀態(tài)表輸入輸出YABC00000000111001010011100101110111二、邏輯函數(shù)式用“與”、

“或”

、“非”

等邏輯運算的組合式，表示邏輯函數(shù)的輸入與輸出的關系的邏輯狀態(tài)關系。舉重裁判電路的邏輯函數(shù)式BCA

YY＝A（B

+C）可用邏輯代數(shù)進行化簡三、邏輯圖&1BCYY1用

“與”、

“或”

、“非”

等相應的邏輯符號表示函數(shù)關系Y＝A（B

+C）與門，實現(xiàn)Y＝

Y1

?AA或門，實現(xiàn)Y1

＝B

+C同一邏輯函數(shù)對應的邏輯電路圖不是唯一的四、邏輯函數(shù)三種表示方式的相互轉換1、邏輯電路圖邏輯代數(shù)式BABY=AB+ABA

BA1&AB&1≥12、真值表邏輯代數(shù)式方法:將真值表中輸出為1的各狀態(tài)表示為所有輸入變量的積，取值為1的變量用原變量，取值為0的變量用反變量把所有的積項相加。Y=AB+AB+AB真值表ABY001011101110此邏輯代數(shù)式并非是最簡單的形式，實際上此真值表是與非門的真值表，其邏輯代數(shù)式為Y=AB因此，有一個化簡問題。邏輯函數(shù)的化簡目標：應用邏輯代數(shù)運算法則，合并乘積項或消去冗余乘積項，使與或表達式中的與項最少，每個與項中的變量數(shù)也最小。(1)并項法應用

和A

A

1

AB

AB

A例：試用并項法化簡下列邏輯函數(shù)：Y1

ABCD

ABCDY2

AB

ACD

AB

ACDY3

BCD

BCD

BCD

BCD解：Y1

ABCD

ABCD

A(BCD

BCD)

AY2

AB

ACD

AB

ACD

A(B

CD)

A(B

CD)

B

CDY3

BCD

BCD

BCD

BCD

BC(D

D)

BC(D

D)

BC

BC

B(2)

配項法應用B

B(A

A),將A

A與某乘積項相乘，后展開，合并化簡如：Y

AB

AC

BC

AB

AC

BC(A

A)

AB

AC

ABC

ABC

AB(1

C

)

AC(1

B)

AB

AC（3）吸收法利用

A

AB

A如：可將AB項消去。Y1

(AB

C)ABD

AD

(AB

C)BAD

AD

AD（4）消去法將利用

A

AB

A

B

AB中的因子

A

消去。如：

A

A(CD

BC)

A

CD

BCY1

B

ABC

B

ACY2

A

ACD

ABC（5）加項法利用

A

A

A

加入相同項后，合并化簡。如：Y

ABC

ABC

ABC

ABC

ABC

ABC

ABC

BC

(

A

A)

AC

(B

B)

BC

AC邏輯函數(shù)的化簡利用邏輯代數(shù)的基本公式化簡例1：F

ABC

ABC

ABC消去法提出AB=1提出A

ABC

AB(C

C

)

ABC

AB

A(BC

B)

A(C

B)

AC

AB例2:證明Y=

AB

+

AB

=A

?A

?

B

?

B

?

A

?

B右邊=A?A?B+B?A?B=

A?A

?

B

+

B?A

?

B;

AB=A+B;

A=A;

A

B=A+B=A

?(A+B)

+B

?(A+B)=A?A+A?B+

B?A

+B?B;展開=0

+

A?B+A?B

+

0=

A?B+A?B=左邊定義為異或門Y=

AB

+

AB

=A

B結論：異或門可以用4個與非門實現(xiàn)Y=A

B=

AB

+AB

=A

?A

?

B

?

B

?

A

?

B&&&&ABY11&&≥1AB例3將Y=ABC+ABC+ABC+ABC+ABC=AB(C+C)+ABC+AB(C+C)=AB+ABC+AB=(A+A)B+ABC=B+BAC=B+AC;

A+AB=A+B；C+C=1化簡為最簡邏輯代數(shù)式。Y=ABC+ABC+ABC+ABC+ABC組合邏輯電路的分析與設計組合邏輯電路的分析組合邏輯電路的分析所要完成的工作是通過分析找出電路的邏輯功能。分析組合邏輯電路的步驟：邏輯圖邏輯式運用邏輯代數(shù)化簡真值表分析功能Y

Y1Y2

AAB

BAB

AB

ABY2

BX

BABY1

AX

AAB例：分析下面的邏輯圖BAYY2Y1X&G1&G2&G3&G4X

AB輸入輸出YA

B0

00

11

01

10110邏輯狀態(tài)表邏輯功能：當輸入端A和B不是同為1或0時，輸出為1；否則，輸出為0。Y

AB

AB

A

B1異或門Y&&&Y2Y1X≥1ABC&

Y3例：分析下面的邏輯圖X

ABCY1

A

ABCY2

B

ABCY3

C

ABCY

A

ABC

B

ABC

C

ABC

ABC

(

A

B

C

)

ABC

(

A

B

C

)

ABC

ABC邏輯狀態(tài)表輸入輸出YABC00010000001001010011100101110111邏輯功能：當輸入端A，B，C同為1或0時，輸出為1；否則，輸出為0。故該電路為判一致電路同或門輸入輸出YA

B0

00

11

01

11001定義同或門Y

AB

AB

=

A

?B1ABY組合邏輯電路的設計組合邏輯電路的設計的工作是要求設計者按照給定的具體邏輯要求設計出最簡單的邏輯電路。設計組合邏輯電路的步驟：邏輯要求邏輯狀態(tài)表邏輯式運用邏輯代數(shù)化簡邏輯圖例：旅客列車分特快、直快和普快，并依此為優(yōu)先通行次序。某站在同一時間只能有一趟列車從車站開出，即只能給出一個開車信號，試畫出滿足上述要求的邏輯電路。設A、B、C

分別代表特快、直快、普快開車信號分別為YA、YB

、YCYA

ABC

ABC

ABC

ABC1111ABCYAYBYC00000000011000001000000001001101111100110101解：由題中給出的邏輯要求，列邏輯狀態(tài)表對已寫出的函數(shù)式化簡YA

ABC

ABC

ABC

ABC

AB

AB

AY

ABC

ABC

ABBYC

ABC11&&ABCCYBYAY二進制加法器邏輯電路的設計(1)半加器1+)

010+)

110+)

001+)

11

0進位C半加器真值表ABSC0000011010101101S=AB+AB=A

BC=ABS=AB+AB=A

BC=AB半加器邏輯電路圖AB&＝1SC半加器ABSCCO(2)全加器全加器本位加數(shù)低位向本位的進位本位和半加器ABSCCOCn+1本位向的進位AnBnCnSnCICO全加器真值表Cn

AnBn

Sn

Cn+10

0

0

0

00

0

1

1

00

1

0

1

00

1

1

0

11

0

0

1

01

0

1

0

11

1

0

0

11

1

1

1

1Sn

=

Cn

(An

Bn)C

n+1

=(An

Bn)全加器邏輯函數(shù)式P242

邏輯時化簡Sn

=

Cn

(An

Bn)C

n+1

=(An

Bn)An&＝1Bn&＝1CnSnC

n+11全加器由2個半加器構成一個全加器半加器編碼、譯碼和數(shù)字顯示編碼：將二進制數(shù)按一定規(guī)律編排為不同的組合代碼并賦予每個代碼確定的含義的過程。1.二進制編二進制編

是將某種信號編成二進制代碼的邏輯電路例：將

I0

,

I1,

I2

,

I3,

I4

,

I5

,

I6

,

I7

八個輸入信號編成對應的二進制代碼輸出。①

確定二進制代碼的位數(shù)n位二進制有2n個代碼因為輸入有八個信號，所以輸出的是三位二進制代碼2n

8,n

3②

列編碼表編碼表把待編碼的八個信號和對應的二進制代碼列成表格編碼表見下頁三位二進制編碼表輸入輸出Y2Y1Y0I0I1I2I3I4I5I6I7000001010011100101110111③.由編碼表寫出邏輯式Y

2

I

4

I

5

I

6

I

7

I

4

I

5

I

6

I

7

I

4

I

5

I

6

I

7Y1

I

2

I

3

I

6

I

7

I

2

I

3

I

6

I

7

I

2

I

3

I

6

I

7Y

0

I1

I

3

I

5

I

7

I1

I

3

I

5

I

7

I1

I

3

I

5

I

7④.由邏輯式畫出邏輯圖110I

7

I

6Y21I

5

I

4

I

3

I

2

I1Y1Y01111111&&&二－十進制編二－十進制編是將十進制的十個數(shù)碼0、1、2、3、4、5、6、7、8、9

編成二進制代碼的電路，這種代碼又稱為BCD（二進制編碼的十進制）碼。１.確定二進制代碼的位數(shù)輸入有十個數(shù)碼，輸出應是四位二進制代碼。輸入：I0

I9輸出：Y4

Y12.列編碼表輸入Y3Y2Y1Y0I00000I10001I20010I30011I40100I50101I60110I70111I81000I910018421碼編碼表優(yōu)先編優(yōu)先編是考慮輸入信號的優(yōu)先級別的編常用的優(yōu)先編為74LS147,符號圖為：74LS147I78II9I1I2I3I4I5I6I1I2I3I4I5I6I7I8I9Y0Y1Y2Y3Y0Y12Y3Y外邏輯內(nèi)邏輯輸入低電平有效輸出為4位BCD碼的反碼優(yōu)先級別最高優(yōu)先級別最低I

90II9I8I7I6I5I4I3I2I

1Y3Y2Y1Y011111111111110xxxxxxxx011010xxxxxxx0111110xxxxxx10001110xxxxx100111110xxxx1010111110xxx10111111110xx110011111110x11011111111101110其編碼表如下:譯

和數(shù)字顯示譯碼是將二進制代碼按其編碼時的原意譯成對應的信號或十進制數(shù)碼。二進制譯2線——4線譯3線——8線譯4線——16線譯（

2/4

譯（

3/8

譯（

4/16

譯）））譯碼過程列出譯 的狀態(tài)表由狀態(tài)表寫出邏輯式畫出邏輯圖輸入輸

出A

B

CY0

Y1

Y2

Y3

Y4

Y5

Y6

Y

70000111111100110111111010110111110111110111110011110111101111110111101111110111111111110的狀態(tài)表三位二進制代碼（1）列出譯的狀態(tài)表三位二進制譯八個對應信號（2）由狀態(tài)表寫出邏輯式Y

1

ABCY

3

ABCY

0

ABCY

2

ABCY

4

ABCY

6

ABCY

5

ABCY

7

ABC（3）由邏輯式畫出邏輯圖＆＆＆＆＆＆＆＆B1110

C

1A

11

1

1

1

1

0

1

1Y

0

Y

1

Y

2

Y

3

Y

4

Y

5

Y

6Y

7三位二進制譯邏輯圖3線－8線譯常用的3線－8線譯

是CT74LS138當STA＝1

且STB

＋STC

＝0時譯進行譯碼工作，根據(jù)輸入的不同組合，選中相應輸出端為低電平；不滿足此條件，譯

被禁止，輸出端輸出高電平。為擴大使用功能，

CT74LS138

除了三個輸入端外，增加了使能端STA

、STB

、STC

。74LS138