1、個人采集整理僅供參照學習一、實驗目的1）掌握運算器的工作原理。2）考證運算器的功能。二、實驗原理算術邏輯單元的主要功能是對二進制數據進行定點算術運算、邏輯運算和各樣移位操作。算術運算包含定點加減乘除運算；邏輯運算主要有邏輯與、邏輯或、邏輯異或和邏輯非操作。ALU往常有兩個數據輸入端A和B，一個數據輸出端以及標記位等。三、實驗要求1、實驗設計目標設計一個16位算術邏輯單元，知足以下要求。（1）16位算術邏輯單元可以進行以下運算：加法、減法、加1、減1、與、或、非和傳遞。用3位運算操作碼OP2.0進行運算，控制方式以下表所示。運算操作碼OP2.0運算對標記位Z和C的影響000ResultA+B影響

2、標記位Z和C001ResultA+1影響標記位Z和C010ResultA-B影響標記位Z和C011ResultA-1影響標記位Z和C100ResultAandB影響標記位Z101ResultAorB影響標記位Z110ResultnotB影響標記位Z111ResultB不影響標記位Z和C(2)建立兩個標記存放器Z和C。當復位信號reset為低電平常，將這兩個標記存放器清零。當運算結束后，在時鐘clk的上漲沿改變標記存放器Z和C的值。運算結果改變標記存放器C、Z的狀況以下：加法、減法、加1、減1運算改變Z、C；與、或、非運算改變Z，C保不變；傳遞操作保持Z、C不變。所以在運算結束Z、C需要兩個D觸

3、發器保留。個人采集整理僅供參照學習(3)為了保留操作數A和B，設計兩個16位存放器A和B。當存放器選擇信號sel=0時，假如同意寫信號write=1.，則在詩中clk的上漲沿將數據輸入dinput送入A存放器；當存放器選擇信號sel=1時，假如同意寫信號write=1.，則在詩中clk的上漲沿將數據輸入dinput送入B存放器。(4)算術邏輯單元用一個設計實體達成。2.頂層設計實體的引腳要求1）clk對應試驗臺上的時鐘（單脈沖）。2）reset對應實驗臺上的CPU復位信號CPU-RST。3）數據輸入dinput對應試驗臺開關SD15SD0。4）同意寫信號write對應試驗臺開關SA5.5）OP

4、2.0對應試驗臺開關SA2SA0.6）存放器選擇信號sel對應試驗臺開關SA4.7）16為運算結果result對應實驗臺上的指示燈A15A0.8）Z、C標記位對應試驗臺上的Z、C指示燈。四、實驗步驟實驗臺設置成FPGA-CPU獨立調試模式。REGSEL=0、CLKSEL=1、FDSEL=0。使用實驗臺上的單脈沖，即STEP_CLK短門路短接，短門路RUN_CLK斷開。(2)將設計在Quartus下輸入，編譯后下載到TEC-CA上的FPGA中。對第1組數據進行8種運算，A為0 xAAAA，B為0 x5555對第2組數據進行8種運算，A為0 xFFFF，B為0 x0000對第3組數據進行8種運算，

5、A為0 x0000，B為0 xFFFF對第4組數據進行8種運算，A為0 x8950，B為0 x9863(7)依據4組數據運算結果，連同標記位的狀態填寫下表：算術邏輯單元實驗運算操作碼運算標記C標記Z運算種類數據OP結果rezult運算前運算后運算前運算后Result-A+B000oxFFFF0000個人采集整理僅供參照學習第1組數據A=0 xAAAAB=0 x5555第2組數據A=0 xFFFFB=0 x0000第3組數據A=0 x0000B=0 xFFFF第4組數據A=0 x8950B=0 x9863Result-A+1001oxAAAB0000Result-A-B010ox55550000

6、Result-A-1011oxAAA90000Result-AandB100ox00000001Result-AorB101oxFFFF0010Result-notB110oxAAAA0000Result-B111ox55550000Result-A+B000oxFFFF0000Result-A+1001ox00000101Result-A-B010oxFFFF1010Result-A-1011oxFFFE0000Result-AandB100ox00000001Result-AorB101oxFFFF0010Result-notB110oxFFFF0000Result-B111ox00000

7、000Result-A+B000oxFFFF0000Result-A+1001ox00010000Result-A-B010ox00010100Result-A-1011oxFFFF1100Result-AandB100ox00001101Result-AorB101oxFFFF1110Result-notB110ox00001101Result-B111oxFFFF1111Result-A+B000ox21B30100Result-A+1001ox89511000Result-A-B010oxF0ED0100Result-A-1011ox894F1000Result-AandB100ox88

8、400000Result-AorB101ox99730000Result-notB110ox679C0000clk:instd_logic;reset:instd_logic;dinput:instd_logic_vector(15downto0);wr:instd_logic;op:instd_logic_vector(2downto0);sel:instd_logic;result:outstd_logic_vector(15downto0);Z,C:outstd_logic個人采集整理僅供參照學習Result-B111ox98630000五、實驗領會本次算數邏輯單元實驗總結領會以下：1）

9、在兩個十六位數相加時獲得的結果可能為十七位的，所以開始要把兩個輸入的十六位的數值A、B擴大為十七位；2）設置的17位存放器A1和B1也要在wr為1時，進行儲存；3）在改變數據的case語句中，不可以在有信號量變化的if語句中進行數據的改變,由于在時鐘的上漲邊沿，不可以保留數據；（4）關于C、Z的改正，不可以直接在相應的狀況下改正，所以定義C1、Z1暫時信號量，而后在時鐘的上漲沿，將改正的C1、Z1值賦給C、Z；六、實驗代碼libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityALUisport()

10、;endentity;architecturertlofALUissignalresult1:std_logic_vector(16downto0);signalA1,B1:std_logic_vector(16downto0);beginprocess(clk,reset)variableA,B:std_logic_vector(15downto0);variableZ1,C1:std_logic;beginif(reset=0)thenZ1:=0;個人采集整理僅供參照學習C1:=0;result=0000000000000000;elsif(clkeventandclk=1)thenif(sel=0andwr=1)thenA:=dinput;A1=0&A;elsif(sel=1andwr=1)thenB:=dinput;B1result1result1result1result1resu