1、計算機硬件基礎(Fundamentals of Computer Hardware)課程代碼：06410059學分:3.0學時：64 （其中：課堂教學學時：32 ,實驗學時：0,上機學時：32,課程實踐學時：0 ） 先修課程：程序設計基礎適用專業：信息安全教材：數字邏輯設計與計算機組成，美尼克羅斯法拉菲著，戴志濤等譯,機械工業出版 社,2017. 06一、課程性質與課程目標（一）課程性質計算機硬件基礎是高等學校信息安全、軟件工程等計算機類專業的一門技術基礎必修課。 通過本課程的學習，培養學生掌握計算機硬件邏輯部件電路的基本知識，掌握計算機各大部件的基 本組成、基本原理，各部件間的相互聯系，以及

2、各部件在整機中的作用；培養學生具有初步的硬件 系統分析、設計和使用的能力；并為學習后繼課程、從事科學研究和工程技術工作打下基礎。（二）課程目標課程目標1：掌握計算機系統整體概念、基本組成、信息表示和體系結構安全攻擊類型與 應對措施。課程目標2：掌握計算機硬件基本的組合電路和時序電路的特性、原理和設計方法，能夠運 用相關原理進行電路分析和設計。課程目標3：掌握運算器、存儲器及其系統的基本組成和基本原理，并能利用相關知識對 功能部件進行分析研究。課程目標4：理解指令系統的設計，掌握控制器的基本組成和基本原理，掌握指令流水線 的基本原理。課程目標5：能夠熟練使用開發、調試工具實施實驗方案，觀察實驗現

3、象并記錄，能夠對結果進行分析、討論與總結。(1)理解多周期數據通路信息加工的控制過程。(2)掌握用狀態機設計控制器的方法，學會使用HDL語言描述有限狀態機。2.實驗要求(1)用HDL設計多周期數據通路；(2)用HDL設計狀態機控制多周期數據通路。實驗9流水線控制器.實驗目的(1)理解流水線數據通路的工作原理。(2)理解流水線數據通路的控制方法。.實驗要求(1)用HDL設計流水線數據通路；(2)用HDL設計流水線數據通路控制邏輯；(3)比較多周期和流水線的硬件資源占用和性能。實驗10存儲器組織.實驗目的(1)理解存儲器的讀、寫過程；(2)掌握使用HDL描述存儲器電路的方法；.實驗要求(1)會用H

4、DL描述存儲器模塊，驗證其基本讀寫時序；(2)分別以高位交叉和低位交叉方式組織存儲器模塊，并設計驗證方案驗證。實驗11模型機數據通路.實驗目的(1)理解模型機數據通路的組成結構；(2)掌握數據通路中信息傳遞的控制過程；(3)理解控制信號的產生原理。.實驗要求(1)使用HDL描述給定模型計算機的數據通路；(2)設計實驗方案實施信息加工的控制過程。實驗12高速緩沖存儲器.實驗目的(1)理解高速緩存的結構和原理；掌握直接映像方式的地址變換過程;掌握訪問和置換過程；.實驗要求能夠使用HDL描述高速緩存控制器。模擬高速緩存的工作過程。四、學時分配及教學方法章(按序填寫)教學形式及學時分配主要教學方法支撐

5、的課程目標課堂 教學實 驗上 機課程 實踐小 計第一章系統 概述、數字系 統與編碼202講授+練習+自學課程目標1第二章組合 邏輯電路分 析與設計448講授+案例+實驗課程目標2第三章時序 邏輯電路分 析與設計448講授+案例+實驗課程目標2第四章運算 方法和運算 器4812講授+練習+實驗課程目標3第五章存儲 器448講授+案例+實驗課程目標3第六章指令 集體系結構6814講授+案例+實驗課程目標4第七章存儲系統448講授+案例+實驗課程目標3第八章計算機系統結構安全404講授+案例+實驗課程目標1合計323264五、課程考核考核形式考核要求考核權重備注平時作業按照作業題目進行評分，總分數平

6、均計算（5次以上）10%實驗完成8個實驗和實驗報告40%期末考試閉卷50%六、參考書目及學習資料（書名，主編，出版社，出版時間及版次）1 .邏輯與計算機設計基礎（原書第4版），美馬諾 等著，邙繼順 等譯，機械工業出版 社，2012年6月第1版。2,數字邏輯電路設計（第三版），鮑可進，清華大學出版社，2015年第3版。3.計算機組成原理（第二版），肖鐵軍等，清華出版社，2015年第2版。七、大綱說明（內容可包括課程基本要求、習題要求及其它一些必要的說明）.采用多媒體授課，運用講授、啟發式、案例式等多種教學手段。.課后需要完成一定數量的習題或測試，以加深學生對所學內容的理解和掌握。.本課程結束后安

7、排1周的課程設計，要求見計算機硬件基礎課程設計教學大綱。2017年 8月 25 日（三）課程目標與專業畢業要求指標點的對應關系本課程支撐專業培養計劃中畢業要求指標點1-2, 3-1.畢業要求指標點1-2：掌握計算機基礎知識。.畢業要求指標點3-1：掌握對計算機系統進行分析和總體設計的方法與過程。課程目標 畢業要求指標葭、課程 目標1課程 目標2課程 目標3課程 目標4課程 目標5畢業要求1-2畢業要求3-1二、課程內容與教學要求第一章系統概述、數字系統與編碼（-）課程內容.本課程的性質、特點、研究對象與方法、目的、任務。（講授）.計算機系統的基本組成（講授）.數制及數制之間的轉換，原碼、反碼、

8、補碼的概念。（講授）.十進制數的編碼及可靠性編碼。（講授）（二）教學要求.了解本課程的性質、目的、任務及學習方法；.了解計算機系統的層次結構，掌握計算機硬件的基本組成、計算機軟件的分類和計算機的基 本工作過程；.掌握數字系統的進制和編碼的基本知識。（三）重點與難點.重點計算機系統的層次結構、二進制與十進制之間的關系、帶符號數的表示。.難點.可靠性編碼中的漢明碼。第二章 組合邏輯電路分析與設計（-）課程內容.數字信號基礎，基本邏輯門電路。（講授）.邏輯代數基礎，邏輯函數的化簡（講授+案例）.組合邏輯電路的分析。（講授+案例）.組合邏輯電路的設計。（講授+案例+實驗）硬件描述語言基礎。（講授+自學

9、+實驗）（二）教學要求.具有門電路的基本知識。.具有邏輯代數的基本知識。.能夠運用邏輯代數分析和優化組合邏輯電路。.能夠根據需求設計組合邏輯電路。.能夠用硬件描述語言描述簡單的組合邏輯電路。（三）重點與難點.重點（1）邏輯函數的化簡。（2）組合邏輯電路的硬件描述語言描述。.難點邏輯函數的化簡和表達式形式變換。第三章時序邏輯電路分析與設計（-）課程內容L雙穩態觸發器的工作原理。（講授）.同步時序邏輯電路的分析。（講授+案例）.常用同步時序邏輯電路。（講授+案例）,同步時序邏輯電路的設計。（講授+案例+實驗）. HDL設計時序電路的特點。（講授+案例+實驗+自學）.時序電路設計舉例。（講授+案例+

10、自學）（二）教學要求.掌握RS、JK、D、T觸發器的基本工作原理和外部邏輯特性。.具有時序電路的分析能力。.能夠設計簡單的時序電路。.能夠用HDL語言描述簡單的時序邏輯電路。.初步使用EDA開發環境的能力。（三）重點與難點.重點（1）時序電路的分析與設計。HDL語言的時序電路描述.難點時序電路的設計。第四章 運算方法和運算器（-）課程內容.定點數的運算方法和運算電路（講授+練習+實驗）.浮點數的運算方法和運算電路（講授）.運算器的組成與結構（講授+案例+實驗）（二）教學要求.能夠進行定點數的四則運算并分析運算結果是否溢出等特征，理解運算方法的硬件實現，并 根據運算電路的結構，分析數據加工的過程

11、。.能夠進行浮點數的四則運算并規格化；了解浮點數的加/減運算的硬件實現。.能夠分析運算器數據通路的信息加工過程，具有初步的ALU和運算器數據通路的設計能力。（三）重點與難點.重點運算方法和溢出判斷。.難點運算方法的硬件實現。第五章存儲器（一）課程內容.存儲器的種類與主要性能指標（講授）.半導體隨機存取存儲器和芯片（講授+案例）.非易失性半導體存儲器（講授+自學）.主存儲器的組織（講授+案例+實驗）.輔助存儲器（講授+自學）（二）教學要求,理解存儲器在計算機中的作用；了解存儲器的性能指標；存儲器的分類。.理解SRAM和DRAM存儲器的工作原理；掌握存儲器芯片的外部特性，能夠根據應用需求選擇 合適

12、的存儲器芯片。.掌握非易失性存儲器的特點，能夠根據應用場合選擇合適的非易失性存儲器。.掌握主存儲器的組織方法，具有初步的設計能力。（三）重點與難點.重點.主存儲器的組織.難點.主存儲器與CPU的連接第六章指令集體系結構（-）課程內容L控制器概述、指令格式和尋址方式（講授+案例+實驗）. CISC和RISC （講授+案例）. CPU數據通路（講授+案例）.指令執行流程（講授+案例）.組合邏輯控制器（講授+案例）.微程序控制器（講授+實驗）.模型機微程序控制器的設計（講授+案例）.指令流水線（講授+自學）（二）教學要求.掌握控制器基本組成，指令控制的基本概念，指令的基本格式與基本功能。.掌握CPU

13、數據通路的基本組成和信息加工處理的基本方法。.掌握指令流程的分析方法，了解組合邏輯控制器的基本組成和設計原理。.掌握微程序控制器的基本組成及工作原理。.理解控制器與運算器、存儲器、指令系統的聯系，能夠綜合運用尋址方式、指令執行流程。.掌握指令流水線的基本概念、性能指標和基本原理。（三）重點與難點.重點控制器的工作原理和指令執行流程。.難點微程序控制器的原理與設計。第七章存儲系統（-）課程內容.并行存儲器（講授）.高速緩沖存儲器（講授+實驗）虛擬存儲技術（講授）.存儲系統的層次結構（講授）（二）教學要求L 了解雙端口存儲器、多模塊存儲器和相聯存儲器。.掌握高速緩存（Cache）的基本組成和工作原

14、理，能夠根據Cache和主存之間的映射方式、 Cache中主存塊的替換算法，分析CPU訪問主存時Cache的工作過程。.掌握虛擬存儲器的基本概念，了解頁式虛擬存儲器、段式虛擬存儲器和段頁式虛擬存儲器。.理解存儲器的層次化結構。（三）重點與難點.重點高速緩沖存儲器。.難點高速緩沖存儲器。第八章計算機系統結構安全（-）課程內容.系統結構安全概述。（講授+案例）.安全攻擊與策略。（講授）.安全處理器體系結構。（講授+案例+自學）（二）教學要求.掌握計算機系統結構的安全攻擊模型及對應策略。.了解具體的硬件后門攻擊、軟件/物理攻擊等方法。.了解安全處理器體系結構及其實現機制。(三)重點與難點.重點硬件后

15、門攻擊、安全處理器體系結構。.難點安全處理器體系結構。三、本課程開設的實驗項目編號實驗項目名稱學時類型要求支撐的課程目標1數碼管和七段譯碼器4設計性必做課程目標2、52七人表決器2設計性選做課程目標2、53加減運算電路4設計性必做課程目標3、54ALU電路4設計性必做課程目標3、55流水燈4設計性必做課程目標4、56流密碼器4設計性選做課程目標4、57彩燈控制器4設計性選做課程目標4、58多周期控制器4設計性必做課程目標4、59流水線控制器2設計性選做課程目標4、510存儲器組織4設計性必做課程目標3、511模型機數據通路4驗證性選做課程目標4、512高速緩沖存儲器4設計性選做課程目標3、5實

16、驗1數碼管和七段譯碼器1.實驗目的(1)熟悉HDL設計工具和實驗驗證工具。(2)熟悉數碼管和七段譯碼器的工作原理。(3)熟悉組合電路的HDL設計方法。2.實驗要求(1)閱讀實驗指導熟悉實驗流程，用7個開關驅動數碼管的7個段，理解數碼管的驅動原理；(2)設計4位二進制-七段譯碼器，并與開關和數碼管連接。(3)編譯下載，驗證功能。實驗2七人表決器.實驗目的(1)熟悉HDL的編程。(2)熟悉七人表決器的工作原理。(3)進一步熟悉組合電路的設計方法。.實驗要求(1)設計七人表決模塊，用一個LED燈指示表決是否通過，用七段數碼管顯示贊成的人數。(2)在頂層模塊中實例化七人表決模塊和七段譯碼器，并與輸入輸

17、出連成七人表決電路。(3)編譯下載，驗證功能。實驗3加減運算電路.實驗目的(1)理解二進制加法，掌握補碼與真值的對應關系；(2)理解使用加法器電路和輔助控制邏輯實現補碼加減運算；(3)理解標志位的含義；(4)掌握加減運算電路的HDL描述方法；.實驗要求(1)熟練使用實驗板、數字電路開發工具及實驗調試工具；(2)理解實驗任務，對給定的加減運算電路實驗模型，能夠使用HDL進行加減運算電路的描述, 對完成后的電路能夠獨立設計驗證方案并實施驗證，分析實驗現象，表述實驗結論。實驗4 ALU電路.實驗目的(1)理解ALU電路結構；(2)掌握ALU運算電路的HDL描述方法；.實驗要求(1)熟練使用實驗板、數

18、字電路開發工具以及實驗調試工具；(2)理解實驗任務，對給定的ALU運算電路實驗模型，能夠用HDL進行ALU電路描述，對完成 后的電路能夠獨立設計驗證方案并實施驗證，分析實驗現象，表述實驗結論。實驗5流水燈.實驗目的(1)學會使用HDL語言設計時序電路。(2)用HDL語言設計移位寄存器和計數器功能模塊。.實驗要求(1)用HDL設計一個移位寄存器，用移位寄存器的并行輸出驅動一組LED指示燈，用按鍵作為 時鐘，每按一次按鍵LED移動一位，并且不停地循環，形成流水燈效果。(2)設計一個計數器用來將系統時鐘分頻到10Hz,使流水燈能夠自動循環移動。(3)將移位寄存器改為參數化模塊設計，通過在頂層修改參數來改變