1、第2章 復雜可編程邏輯器件 2.1 CPLD概述 2.2 Lattice公司的CPLD 2.3 Altera公司的CPLD 1EDA技術與數字系統設計第2章 復雜可編程邏輯器件 2.1 CPLD概述 復雜可編程邏輯器件（CPLD ）是在EPLD的基礎上改進而發展起來的，它采用EEPROM工藝，具有高密度、高速度和低功耗等優點。 與EPLD相比，CPLD增加了內部連線，并對邏輯宏單元和I/O單元做了重大改進，從而改善了系統的性能，提高了器件的集成度。尤其是在CPLD中引入在系統編程（ISP）技術后，使CPLD的應用更加方便靈活，深受設計人員的青睞，現已成為電子系統設計的首選器件之一。 2EDA技

2、術與數字系統設計第2章 復雜可編程邏輯器件 2.1 CPLD概述 目前，生產CPLD器件的著名公司主要有美國的Altera、AMD、Lattice、Cypress和Xilinx等公司。 CPLD的產品多種多樣，器件的結構也有很大的差異，但大多數公司的CPLD仍使用基于乘積項的陣列型單元結構。 例如，Altera公司的MAX系列CPLD產品、Xilinx公司和Lattice公司的CPLD產品都采用可編程乘積項陣列結構。 3EDA技術與數字系統設計第2章 復雜可編程邏輯器件 2.1 CPLD概述 基于乘積項陣列型CPLD的組成： 可編程內部連線 邏輯塊 I/O單元 4EDA技術與數字系統設計第2章

3、 復雜可編程邏輯器件 可編程內部連線 為各邏輯塊之間，以及邏輯塊和I/O單元之間提供互連網絡，實現信號連線。 包括實現乘積項的與陣列、乘積項分配和邏輯宏單元等，用于實現各種邏輯功能。 用于實現信號從器件輸出，以及為輸入信號提供輸入通道。通常具有輸入、輸出和雙向I/O模式。 邏輯塊 I/O單元 5EDA技術與數字系統設計第2章 復雜可編程邏輯器件 2.2 Lattice公司的CPLD Lattice公司是世界上最早生產PLD器件和首先推出ISP技術的公司。 該公司將ISP技術與E2CMOS相結合，生產了多種高性能的CPLD產品，主要有ispLSI和ispMACH兩大系列。該公司除了生產CPLD和

4、FPGA器件外，還開發了在系統可編程模擬器件（ispPAC），是世界上第三大可編程器件的供應商。 6EDA技術與數字系統設計第2章 復雜可編程邏輯器件 ispLSI系列的CPLD是一種在系統可編程邏輯器件（ISPLD），它采用E2CMOS工藝，具有集成度高、功耗低、擦除和編程時間短等特點，并且在系統編程次數可在10 000次以上。 在系統可編程（ISP）是指編程器件可直接安裝在用戶自己設計的系統電路板上，通過計算機的并行接口和專用的編程電纜，對器件進行直接編程，并且可以反復編程，從而使器件具有用戶所需要的邏輯功能。 2.2.1 ispLSI器件簡介 7EDA技術與數字系統設計第2章 復雜可編程

5、邏輯器件 ispLSI器件分為六個系列，分別為： ispLSI1000系列 ispLSI2000系列 ispLSI3000系列 ispLSI5000系列 ispLSI6000系列 ispLSI8000系列 2.2.1 ispLSI器件簡介 為通用系列，內部約有20008000個PLD等效門，適用于高速編碼、總線管理、LAN或DMA控制等。 為高速系列，內部約有10006000個PLD等效門，有較多I/O端口，適用于高速計數、定時及高速RISC/CISC微處理器的接口。 為高性能、高密度器件，其集成度達8 00014 000個PLD等效門，可容納規模較大的邏輯系統，適用于數字信號處理、圖形處理、

6、數據加密、解密和壓縮等。 為超寬輸入高密度器件，其基本結構與ispLSI3000系列類似。 密度更高、結構更加復雜，集成密度可達25000個PLD等效門，內部提供了存儲器、寄存器和計數器等子模塊，可容納大規模的邏輯系統，適用的范圍更加廣泛。 為超高密度系列，是最新推出的多寄存器超大結構器件，其規模為25 00043 750個PLD等效門。 8EDA技術與數字系統設計第2章 復雜可編程邏輯器件 ispLSI系列CPLD的特點如下： 采用乘積項陣列結構； 采用先進的ISP技術, 能重復編程擦寫上萬次； 具有加密功能。 2.2.1 ispLSI器件簡介 9EDA技術與數字系統設計第2章 復雜可編程邏

7、輯器件 2.2.2 ispLSI器件的結構 1. ispLSI1016的結構10EDA技術與數字系統設計第2章 復雜可編程邏輯器件 1. ispLSI1016的結構 ispLSI1016是由2個宏塊（Megablock）、1個全局布線區（GRP）、32個I/O單元、1個時鐘分配網絡，以及在系統編程控制邏輯等組成。 每個宏塊中包括8個通用邏輯塊（GLB）、1個輸出布線區（ORP）、1個16位輸入總線和18個引腳，其中16個為I/O引腳，2個為專用輸入引腳。 時鐘信號（Y0Y2）經時鐘分配網絡分配后,產生5個時鐘信號, 作為GLB的全局時鐘和I/O單元的時鐘。 、SDI、SDO、MODE和SCLK

8、。ispEN 編程引腳共有5個，分別為11EDA技術與數字系統設計第2章 復雜可編程邏輯器件 2. 通用邏輯塊（GLB）的結構 通用邏輯塊（GLB，Generic Logic Block）是整個器件的邏輯核心。 組成：與陣列乘積項共享陣列PTSA輸出邏輯宏單元OLMC控制電路 12EDA技術與數字系統設計第2章 復雜可編程邏輯器件與陣列乘積項共享陣列輸出邏輯宏單元控制電路0 1 2 3 4 5 6 7 8 91011121314151617來自全局布線區的輸入專用輸入012345678910111213141516171819Q3Q2Q1Q0至全局布線區或輸出布線區乘積項復位全局復位CLK0C

9、LK1CLK2乘積項時鐘乘積項輸出使能控制功能至輸出使能多路選擇器13EDA技術與數字系統設計第2章 復雜可編程邏輯器件 2. 通用邏輯塊（GLB）的結構 PTSA可構成幾種不同配置模式： 標準配置 高速旁路配置 異或配置 單乘積項配置 多重混合配置 14EDA技術與數字系統設計第2章 復雜可編程邏輯器件（1）標準配置 PTSA的4個或門輸入按4、4、5、7配置，而PTSA的4個輸出，通過編程可以共享4個或門輸出的1個或多個，以滿足各種邏輯功能的需要。 15EDA技術與數字系統設計第2章 復雜可編程邏輯器件（2）高速旁路配置 PTSA的4個或門均按4輸入配置，而或門的輸出直接與邏輯宏單元的輸入

10、連接。此時的乘積項12、17、18、19不與或門連接。 16EDA技術與數字系統設計第2章 復雜可編程邏輯器件（3）異或配置 4個或門輸入按3、3、4、6配置，其輸出通過共享陣列產生4個輸出，分別接到OLMC中異或門的1個輸入端，而乘積項0、4、8、13不再作為各或門第一乘積項的輸入，而是直接輸出到各自的OLMC中，作為異或門的另一個輸入，形成異或配置。 334617EDA技術與數字系統設計第2章 復雜可編程邏輯器件（4）單乘積項配置 乘積項0、4、8、13分別跨越各自的或門和PTSA，通過異或門直接連接輸出邏輯宏單元，異或門的另一輸入端接地。 采用這種模式可獲得最快的信號傳遞速度。 3346

11、18EDA技術與數字系統設計第2章 復雜可編程邏輯器件（5）多重混合配置 在同一個GLB中，4個輸出既可以采用相同的配置模式，也可以采用不相同的配置模式。 若每個輸出都獨立地配置成上述4種模式之一，可形成多重混合配置。 343+4乘積項異或4乘積項旁路單乘積項4+7乘積項共享19EDA技術與數字系統設計第2章 復雜可編程邏輯器件 全局布線區（GRP，Global Routing Pool）位于芯片的中心，是ispLSI中的一種專用內部互連結構。 作用：將GLB的輸出信號或I/O單元的輸入信號與GLB的輸入端連接。 特點：互連延時可預知。 3. 全局布線區 20EDA技術與數字系統設計第2章 復

12、雜可編程邏輯器件 I/O單元稱為輸入/輸出單元。它是器件外部封裝引腳與內部信號之間的接口電路。 4. I/O單元結構 F1輸出允許選擇器F2輸出選擇器F3輸出極性選擇器F4輸入選擇器F5時鐘選擇器 F6時鐘極性選擇器 F7輸入寄存器 21EDA技術與數字系統設計第2章 復雜可編程邏輯器件 4. I/O單元結構 通過對可編程單元F1F7的8個編程點的編程，可使I/O單元配置為幾種不同的組態： 輸入組態 PinD QI/O單元時鐘寄存輸入 輸出組態 Pin緩沖輸出 Pin反向緩沖輸出 雙向I/O組態 Pin三態緩沖輸出 I/O PinD QI/O單元時鐘帶有寄存器輸入的雙向I/O端 I/O Pin

13、雙向I/O端 緩沖輸入 PinD QLEI/O單元時鐘鎖存輸入 Pin22EDA技術與數字系統設計第2章 復雜可編程邏輯器件 5. 宏塊結構 在ispLSI1016器件中，有兩個宏塊，每個宏塊包括8個通用邏輯塊（GLB）、16位輸入總線、1個輸出布線區（ORP）、16個I/O單元、2個專用輸入（IN0、IN1）和1個公用乘積項OE。 23EDA技術與數字系統設計第2章 復雜可編程邏輯器件輸出布線區（ORP）：輸出布線區24EDA技術與數字系統設計第2章 復雜可編程邏輯器件OE控制： 25EDA技術與數字系統設計第2章 復雜可編程邏輯器件 6. 時鐘分配網絡 作為GLB時鐘作為I/O單元的時鐘

14、專用系統時鐘輸入 26EDA技術與數字系統設計第2章 復雜可編程邏輯器件 2.3 Altera公司的CPLD Altera公司生產的PLD器件主要有：CPLD Classic系列 MAX系列 FLEX系列 ACEX系列 APEX系列 Mercury系列 Excalibur系列 Stratix系列 Cyclone系列FPGA27EDA技術與數字系統設計第2章 復雜可編程邏輯器件 MAX系列產品采用乘積項陣列結構，分為： MAX9000系列 MAX7000系列 MAX5000系列 MAX3000A系列 2.3.1 MAX器件簡介 器件系列 邏輯單元結構 互連結構 編程工藝 用戶I/O引腳 可用門

15、MAX9000 乘積項 連續式 EEPROM 168216 6 00012 000 MAX7000 乘積項 連續式 EEPROM 36212 60010 000 MAX5000 乘積項 連續式 EPROM 28100 6003 750 MAX3000A 乘積項 連續式 EEPROM 34158 6005 000 28EDA技術與數字系統設計第2章 復雜可編程邏輯器件 MAX7000S采用第二代的MAX結構，組成： 邏輯陣列塊LAB 可編程連線陣列PIA I/O控制塊 2.3.2 MAX7000S器件的結構和原理 宏單元MC 擴展乘積項EPT 29EDA技術與數字系統設計第2章 復雜可編程邏輯器

16、件MAX7000S的結構： PIA30EDA技術與數字系統設計第2章 復雜可編程邏輯器件 1.邏輯陣列塊 每個LAB由16個宏單元組成，并與各自對應的I/O控制塊相連接，各LAB之間的連接通過可編程連線陣列和全局總線實現。 LAB包括以下輸入信號： 來自PIA的36個通用邏輯輸入信號； 用于輔助寄存器功能的全局控制信號； 從I/O引腳到寄存器的直接輸入信號。 31EDA技術與數字系統設計第2章 復雜可編程邏輯器件 2.宏單元MC MC用來實現各種具體的邏輯功能，可以獨立地配置成組合邏輯或時序邏輯。 組成：邏輯陣列 乘積項選擇矩陣 擴展乘積項 可編程寄存器 多路選擇器 32EDA技術與數字系統設

17、計第2章 復雜可編程邏輯器件宏單元結構： 33EDA技術與數字系統設計第2章 復雜可編程邏輯器件（1）邏輯陣列和乘積項選擇矩陣 用來實現宏單元的組合邏輯函數。 邏輯陣列：組成與陣列，為乘積項選擇矩陣提供5個乘積項。 乘積項選擇矩陣：用來實現5個乘積項的邏輯函數，或將這5個乘積項作為可編程寄存器的控制信號，實現寄存器的復位、置位、時鐘輸入和時鐘使能等功能。 34EDA技術與數字系統設計第2章 復雜可編程邏輯器件（2）擴展乘積項EPT EPT包括共享擴展項和并聯擴展項兩部分，用來補充宏單元的邏輯資源。 共享擴展項 ：每個LAB有16個共享擴展項，這些擴展項是由每個宏單元提供一個未使用的乘積項,并將

18、它們反相后反饋到相應的邏輯陣列中，進行集中使用，實現邏輯資源共享。 采用共享擴展后，每個擴展乘積項都可以被LAB中的任何一個宏單元或全部宏單元使用和共享，從而可以實現更為復雜的邏輯函數。 35EDA技術與數字系統設計第2章 復雜可編程邏輯器件共享擴展項的結構： 來自PIA的36個信號16個共享擴展乘積項宏單元乘積項邏輯宏單元乘積項邏輯36EDA技術與數字系統設計第2章 復雜可編程邏輯器件（2）擴展乘積項EPT EPT包括共享擴展項和并聯擴展項兩部分，用來補充宏單元的邏輯資源。 并聯擴展項：是一些宏單元中未使用的乘積項，將這些乘積項直接分配到鄰近的宏單元中，以實現邏輯資源共享,完成快速復雜的邏輯函數。 并聯擴展項允許多達20個乘積項直接饋送到宏單元的或邏輯，其中5個乘積項是由宏單元自身提供的,其余的15個為并聯擴展項，由LAB中鄰近的宏單元提供。 37EDA技術與數字系統設計第2章 復雜可編程邏輯器件并聯擴展項的結構： 宏單元乘積項邏輯來自PIA的36個信號16個共享擴展乘積項置位信號