1、第5章 時序邏輯電路 5.1 時序邏輯電路概述 5.2 時序邏輯電路的分析 5.3 計數(shù)器 5.4 寄存器 本章小結(jié) 5.1 時序邏輯電路概述 圖5-1 時序邏輯電路方框圖 時序邏輯電路按其觸發(fā)器翻轉(zhuǎn)的次序可分為同步時序邏輯電路和異步時序邏輯電路。在同步時序邏輯電路中，所有觸發(fā)器的時鐘端均連在一起由同一個時鐘脈沖觸發(fā)，使之狀態(tài)的變化都與輸入時鐘脈沖同步。在異步時序邏輯電路中，只有部分觸發(fā)器的時鐘端與輸入時鐘脈沖相連而被觸發(fā)，而其它觸發(fā)器則靠時序電路內(nèi)部產(chǎn)生的脈沖觸發(fā)， 故其狀態(tài)變化不同步。 時序邏輯電路的基本功能電路是計數(shù)器和寄存器。討論時序邏輯電路主要是根據(jù)邏輯圖得出電路的狀態(tài)轉(zhuǎn)換規(guī)律，從而

2、掌握其邏輯功能。時序邏輯電路的輸出狀態(tài)可通過狀態(tài)表、狀態(tài)圖及時序圖來表示。 5.2 時序邏輯電路的分析 5.2.1 簡單時序邏輯電路及分析 1. 電路結(jié)構(gòu) 圖5-2 簡單時序邏輯電路 2. 原理分析 表5-1 圖5-2的狀態(tài)表 所謂狀態(tài)表是在CP脈沖觸發(fā)下，時序電路輸出狀態(tài)（Q2Q1Q0）的轉(zhuǎn)換過程表。由狀態(tài)表可看出此電路的輸出狀態(tài)Q2Q1Q0在CP脈沖觸發(fā)下由初始000狀態(tài)依次遞增到111狀態(tài)， 其遞增規(guī)律為每輸入一個CP脈沖，電路輸出狀態(tài)Q2Q1Q0按二進(jìn)制運算規(guī)律加1。所以此電路是一個3位二進(jìn)制加法計數(shù)器， 并且是異步工作的。 圖5-3 圖5-2的狀態(tài)圖 圖5-4 圖5-2的時序圖 5.

3、2.2 時序邏輯電路的分析方法 1. 時序邏輯電路的分析步驟 采用方程推導(dǎo)法分析時序邏輯電路一般采用如下步驟： 1) 確定電路時鐘脈沖觸發(fā)方式 我們知道，時序電路可分為同步和異步電路。同步時序電路中各觸發(fā)器的時鐘端均與總時鐘相連，即CP1=CP2=CP， 這樣在分析電路時每一個觸發(fā)器所受的時鐘控制是相同的，可總體考慮。而異步時序電路中各觸發(fā)器的時鐘端可能是不相同的，故在分析電路時必須分別考慮，以確定各觸發(fā)器的翻轉(zhuǎn)條件。 2) 寫驅(qū)動方程 驅(qū)動方程即為各觸發(fā)器輸入信號的邏輯表達(dá)式，它們決定著觸發(fā)器次態(tài)的去向。驅(qū)動方程必須根據(jù)邏輯圖的連線得出。 3) 確定狀態(tài)方程 狀態(tài)方程也稱為次態(tài)方程，它表示了

4、觸發(fā)器次態(tài)與現(xiàn)態(tài)之間的關(guān)系。它是將各觸發(fā)器驅(qū)動方程代入特性方程而得到的。 4) 寫輸出方程 若電路有外部輸出，如計數(shù)器進(jìn)位輸出等，則寫出這些輸出的邏輯表達(dá)式，即輸出方程。 5) 列狀態(tài)表 狀態(tài)表即狀態(tài)轉(zhuǎn)換真值表，它是將電路所有現(xiàn)態(tài)依次列舉出來，再分別代入狀態(tài)方程中求出相應(yīng)的次態(tài)并列成表。通過狀態(tài)表即可分析出電路的轉(zhuǎn)換規(guī)律。 6) 狀態(tài)圖和時序圖 狀態(tài)圖和時序圖分別是描述時序電路邏輯功能的另外兩種方法。狀態(tài)圖是將狀態(tài)表變成了圖形的形式，而時序圖即為電路的波形圖。為了分析結(jié)果直觀，可采用這兩種表示方法。 2. 時序邏輯電路分析舉例 例5-1 時序邏輯電路如圖5-5所示，試分析它的邏輯功能。 圖5-

5、5 例5-1的邏輯電路 解 (1) 確定電路時鐘脈沖觸發(fā)方式。 由電路可知，該電路由3個JK觸發(fā)器構(gòu)成?？侰P脈沖分別與每個觸發(fā)器的時鐘脈沖端相連，CP1=CP2=CP3=CP，因此電路是一個同步時序邏輯電路。 (2) 寫驅(qū)動方程： (3) 列狀態(tài)方程。 將上述驅(qū)動方程代入JK觸發(fā)器的特性方程 中， 得到電路的狀態(tài)方程為 (4) 列狀態(tài)表。 列狀態(tài)表是分析過程的關(guān)鍵，其方法是先依次設(shè)定電路現(xiàn)態(tài)，再將其代入狀態(tài)方程及輸出方程，得出相應(yīng)次態(tài) 及輸出C，列出狀態(tài)表見表5-2。 在列表時可首先假定電路的現(xiàn)態(tài) 為000，代入狀態(tài)方程，得出電路的次態(tài)為001，再以001作為現(xiàn)態(tài)求出下一個次態(tài)010。如此反

6、復(fù)進(jìn)行，即可列出所分析電路的狀態(tài)表。 表5-2 例5-1的狀態(tài)表 (5) 畫狀態(tài)圖。 圖5-6 例5-1的狀態(tài)圖 圖5-7 例5-1的時序圖 (6) 畫時序圖。 設(shè)電路的初始狀態(tài) 為000，根據(jù)狀態(tài)表和狀態(tài)圖， 可畫出時序圖，如圖5-7所示。 (7) 分析邏輯功能。 由狀態(tài)表、狀態(tài)圖、時序圖均可看出，此電路有8個有效工作狀態(tài)，在時鐘脈沖CP的作用下，由初始000狀態(tài)依次遞增到111狀態(tài)，其遞增規(guī)律為每輸入一個CP脈沖，電路輸出狀態(tài)按二進(jìn)制運算規(guī)律加1。所以此電路是一個3位二進(jìn)制同步加法計數(shù)器。 例5-2 時序邏輯電路如圖5-8所示， 試分析它的邏輯功能。 解 (1) 確定電路時鐘脈沖觸發(fā)方式

7、此電路由3個D觸發(fā)器組成，其中FF0和FF2的時鐘端與總時鐘脈沖相連，而FF1的時鐘端是獨立的，所以此電路是異步時序電路。得 圖5-8 例5-2的邏輯電路 (2) 寫驅(qū)動方程： (3) 列狀態(tài)方程： (4) 寫出輸出方程： (5) 列狀態(tài)表。 表5-3 例5-2的狀態(tài)表 (6) 畫出狀態(tài)圖和時序圖。 圖5-9 例5-2的狀態(tài)圖 圖5-10 例5-2的時序圖 (7) 分析邏輯功能。 由狀態(tài)表、狀態(tài)圖、時序圖可分別看出，在時鐘脈沖CP的作用下，電路狀態(tài)由000到100反復(fù)循環(huán)，同時輸出端C配合輸出進(jìn)位信號，所以此電路為五進(jìn)制異步計數(shù)器。分析中發(fā)現(xiàn)還有101、110、111三個狀態(tài)不在有效循環(huán)狀態(tài)之

8、內(nèi)，正常工作時是不出現(xiàn)的，故稱為無效狀態(tài)。如果由于某種原因使電路進(jìn)入到無效狀態(tài)中，則此電路只要在時鐘脈沖的作用下可自動過渡到有效工作狀態(tài)中(見狀態(tài)表后3行)， 故稱此電路可以自啟動。 5.3 計 數(shù) 器5.3.1 計數(shù)器的原理及分類 1. 計數(shù)器原理 1) 二進(jìn)制計數(shù)器 我們知道，數(shù)字系統(tǒng)是以二進(jìn)制為計數(shù)體制的，以二進(jìn)制規(guī)律計數(shù)是計數(shù)器的基本電路。觸發(fā)器有兩種輸出狀態(tài)， 與二進(jìn)制的0、1相對應(yīng)，可作為計數(shù)器的基本單元電路。將多個觸發(fā)器級聯(lián)，便可構(gòu)成簡單的二進(jìn)制計數(shù)器。 圖5-11 3位二進(jìn)制異步加法計數(shù)器 圖5-12 3位二進(jìn)制異步減法計數(shù)器 圖5-13 減法計數(shù)器的狀態(tài)圖 圖5-14 減法計

9、數(shù)器的時序圖 由狀態(tài)圖可以看出，減法計數(shù)器的計數(shù)特點與加法計數(shù)器相反：每輸入1個CP脈沖，Q2Q1Q0的狀態(tài)數(shù)減1，當(dāng)輸入8個CP后，Q2Q1Q0減小到0，完成1個計數(shù)周期。 由時序圖可以看出，除最低位觸發(fā)器FF0受CP的下降沿直接觸發(fā)外，其它高位觸發(fā)器均受低一位的Q下降沿（即Q的上升沿）觸發(fā)。同樣，減法計數(shù)器也具有分頻功能。 表5-4 減法計數(shù)器的狀態(tài)表 2）N進(jìn)制計數(shù)器 除了二進(jìn)制計數(shù)器之外，數(shù)字系統(tǒng)還需用其它進(jìn)制的計數(shù)器， 如十進(jìn)制等。如何用僅有兩種狀態(tài)的觸發(fā)器形成N進(jìn)制計數(shù)器呢？前面討論二進(jìn)制計數(shù)器時我們提到，如將3位二進(jìn)制計數(shù)器看成是1位，以最高位（Q2）輸出，則它就是1位八進(jìn)制計數(shù)

10、器，它有從000到111八個狀態(tài)，逢8進(jìn)1。例5-3 分析圖5-15所示的十進(jìn)制同步計數(shù)器。 圖5-15 十進(jìn)制同步計數(shù)器 解 該計數(shù)器由四個JK觸發(fā)器組成同步結(jié)構(gòu)，CP0=CP1=CP2=CP3=CP，各觸發(fā)器輸入端J、 K驅(qū)動方程如下： 將上述驅(qū)動方程代入JK觸發(fā)器的特性方程，得到狀態(tài)方程如下： 表5-5 十進(jìn)制同步計數(shù)器狀態(tài)表 2. 計數(shù)器的分類 計數(shù)器的種類很多， 特點各異， 可按如下幾種情況進(jìn)行分類。 按計數(shù)體制分： 二進(jìn)制和非二進(jìn)制計數(shù)器。 按計數(shù)增減分： 加法計數(shù)器、 減法計數(shù)器和可加可減的可逆計數(shù)器。 按觸發(fā)器翻轉(zhuǎn)次序分： 同步計數(shù)器和異步計數(shù)器。 按計數(shù)集成度分：小規(guī)模集成計

11、數(shù)器和中規(guī)模集成計數(shù)器。由若干個集成觸發(fā)器和門電路經(jīng)外部連接而成的計數(shù)器為小規(guī)模集成計數(shù)器，而將整個計數(shù)器集成在一塊硅片上，具有完善的計數(shù)功能，并能擴(kuò)展使用的計數(shù)器為中規(guī)模集成計數(shù)器。 5.3.2 集成計數(shù)器 1. 集成異步計數(shù)器 表5-6 異步計數(shù)器芯片 下面以二五十進(jìn)制異步計數(shù)器（74LS290）為例作介紹。 74LS290也稱集成十進(jìn)制異步計數(shù)器，如圖5-16所示。 它由4個負(fù)邊沿JK觸發(fā)器組成，2個與非門作置0和置9控制門。其中，S91、S92稱為直接置9端，R01、R02稱為直接置0端，CP0、CP1為計數(shù)脈沖輸入端，Q3Q2Q1Q0為輸出端。 圖5-16 異步二進(jìn)制計數(shù)器74LS2

12、90(a) 邏輯圖; (b) 邏輯符號; (c) 外引線圖 圖5-16 異步二進(jìn)制計數(shù)器74LS290(a) 邏輯圖; (b) 邏輯符號; (c) 外引線圖 74LS290內(nèi)部分為二進(jìn)制和五進(jìn)制計數(shù)器兩個獨立的部分。 其中二進(jìn)制計數(shù)器從CP0輸入計數(shù)脈沖，從Q0端輸出；五進(jìn)制計數(shù)器從CP1輸入計數(shù)脈沖，從Q3Q2Q1端輸出。這兩部分既可單獨使用， 也可連接起來使用構(gòu)成十進(jìn)制計數(shù)器，所以稱“二五十進(jìn)制計數(shù)器”， 其功能見表5-7。 表5-7 74290的功能表 1) 異步清零 當(dāng)R01、R02全為高電平，S91、S92中至少有一個低電平時， 不論其它輸入狀態(tài)如何，計數(shù)器輸出Q3Q2Q1Q0=00

13、00，故又稱異步清零功能或復(fù)位功能。 2） 異步置9 當(dāng)S91、S92全為高電平時，不論其他輸入狀態(tài)如何，Q3Q2Q1Q0=1001，故又稱異步置9功能。 3) 計數(shù)功能 當(dāng)R01、R02及S91、S92不全為1時，輸入計數(shù)脈沖CP時開始計數(shù)。 （1） 二進(jìn)制、 五進(jìn)制計數(shù)：當(dāng)由CP0輸入計數(shù)脈沖CP時， Q0為CP0的二進(jìn)制計數(shù)輸出；當(dāng)由CP1輸入計數(shù)脈沖CP時，Q3為CP1的五進(jìn)制計數(shù)輸出。 （2） 十進(jìn)制計數(shù)：若將Q0與CP1連接，計數(shù)脈沖CP由CP0 輸入，則先進(jìn)行二進(jìn)制計數(shù)，再進(jìn)行五進(jìn)制計數(shù)，這樣即組成標(biāo)準(zhǔn)的8421碼十進(jìn)制計數(shù)器，這種計數(shù)方式最為常用；若將Q3與CP0連接，計數(shù)脈沖

14、CP由CP1輸入，則先進(jìn)行五進(jìn)制計數(shù)，再進(jìn)行二進(jìn)制計數(shù)， 即組成5421碼十進(jìn)制計數(shù)器。 2. 集成同步計數(shù)器 表5-8 同步計數(shù)器芯片 圖5-17 同步二進(jìn)制計數(shù)器74161(a) 邏輯圖； (b) 邏輯符號； (c) 外引線圖 表5-9 74161的功能表 1) 異步清零 當(dāng)RD=0時，無論其它輸入端如何，均可實現(xiàn)4個觸發(fā)器全部清零。清零后，RD端應(yīng)接高電平，以不妨礙計數(shù)器正常計數(shù)工作。 2) 同步并行置數(shù) 74161具有并行輸入數(shù)據(jù)功能，這項功能是由LD端控制的。當(dāng)LD=0時，在CP上升沿的作用下，4個觸發(fā)器同時接收并行數(shù)據(jù)輸入信號，使QDQCQBQA=DCBA，計數(shù)器置入初始數(shù)值，此項

15、操作必須有CP上升沿配合，并與CP上升沿同步，所以稱為同步置數(shù)功能。 3) 同步二進(jìn)制加法計數(shù) 在RD=LD=1狀態(tài)下，若計數(shù)控制端EP=ET=1，則在CP上升沿的作用下，計數(shù)器實現(xiàn)同步4位二進(jìn)制加法計數(shù)。若初始狀態(tài)為0000，則在此基礎(chǔ)上加法計數(shù)到1111狀態(tài)；若已置數(shù)DCBA，則在置數(shù)基礎(chǔ)上加法計數(shù)到1111狀態(tài)。 4) 保持 在RD=LD=1狀態(tài)下，若EP與ET中有一個為0，則計數(shù)器處于保持狀態(tài)。 此外，74161有超前進(jìn)位功能。其進(jìn)位輸出端RCO=ETQAQBQCQD，即當(dāng)計數(shù)器狀態(tài)達(dá)到最高1111， 并且計數(shù)控制端ET=1時，RCO=1，發(fā)出進(jìn)位信號。綜上所述，74161是有異步清零

16、、同步置數(shù)的4位同步二進(jìn)制計數(shù)器。 3. 用集成計數(shù)器構(gòu)成N進(jìn)制計數(shù)器 集成計數(shù)器除了可實現(xiàn)本身的進(jìn)制計數(shù)之外，還可利用其清零、置數(shù)等使能端進(jìn)行擴(kuò)展使用，用以實現(xiàn)成品計數(shù)器所沒有的其它N進(jìn)制計數(shù)器。 1） 實現(xiàn)模小于本身進(jìn)制的計數(shù)器 如需要的計數(shù)器進(jìn)制數(shù)小于現(xiàn)有成品計數(shù)器，則可選擇單片集成計數(shù)器，采用反饋歸零法和反饋置數(shù)法實現(xiàn)。 例5-4 用74LS161構(gòu)成七進(jìn)制加法計數(shù)器。 解1 采用反饋歸零法：利用74LS161的異步清零端RD，強(qiáng)行中止其計數(shù)趨勢，返回到初始零態(tài)。如設(shè)初態(tài)為0，則在前6個計數(shù)脈沖作用下，計數(shù)器QDQCQBQA按4位二進(jìn)制規(guī)律從00000110正常計數(shù)。當(dāng)?shù)?個計數(shù)脈沖到

17、來后，計數(shù)器狀態(tài)QDQCQBQA=0111，這時，通過與非門強(qiáng)行將QCQBQA的1引回到RD端，借助異步清零功能， 使計數(shù)器回到0000狀態(tài)，從而實現(xiàn)七進(jìn)制計數(shù)。電路圖及狀態(tài)圖如圖5-18所示。在此電路工作中， 0111狀態(tài)會瞬間出現(xiàn)， 但并不屬于有效循環(huán)。 圖5-18 采用反饋歸零法用74LS161構(gòu)成七進(jìn)制加法計數(shù)器(a) 邏輯圖； (b) 狀態(tài)圖 反饋歸零法適用于有清零端的集成計數(shù)器。 解2 采用反饋置數(shù)法：利用74LS161的同步置數(shù)端LD，強(qiáng)行中止其計數(shù)趨勢，返回到并行輸入數(shù)DCBA狀態(tài)， 如圖5-19所示。 圖5-19 采用反饋置數(shù)法用74LS161構(gòu)成七進(jìn)制加法計數(shù)器(a) 邏輯

18、圖; (b) 狀態(tài)圖 2） 擴(kuò)展成任意進(jìn)制的計數(shù)器 如果所需要的計數(shù)器的進(jìn)制數(shù)大于現(xiàn)有成品計數(shù)器， 則可通過多片集成計數(shù)器擴(kuò)展實現(xiàn)。 例5-5 用74LS290構(gòu)成100進(jìn)制計數(shù)器。 解 用兩片74LS290， 每一片均接成十進(jìn)制計數(shù)器， 然后將低位片的輸出Q3連到高位片的CP0端，即采用異步級聯(lián)的方式即可完成，如圖5-20所示。 圖5-20 用74LS290構(gòu)成100進(jìn)制計數(shù)器 例5-6 用74LS290構(gòu)成78進(jìn)制計數(shù)器。 解 78進(jìn)制計數(shù)器即當(dāng)狀態(tài)為01111000時回0， 先用兩片74LS290接成100進(jìn)制計數(shù)器， 再用反饋歸零法構(gòu)成78進(jìn)制計數(shù)器， 如圖5-21所示。 圖5-21

19、用74LS290構(gòu)成78進(jìn)制計數(shù)器 5.4 寄 存 器 5.4.1 數(shù)碼寄存器 在數(shù)字系統(tǒng)中，用以暫存數(shù)碼的數(shù)字部件稱為數(shù)碼寄存器。 由前面討論的觸發(fā)器可知，觸發(fā)器具有兩種穩(wěn)態(tài)，可分別代表0和1，所以一個觸發(fā)器便可存放1位二進(jìn)制數(shù)，用多個觸發(fā)器便可組成多位二進(jìn)制寄存器。現(xiàn)以集成4位數(shù)碼寄存器74LS175為例來介紹數(shù)碼寄存器的電路結(jié)構(gòu)和邏輯功能。 圖5-22 數(shù)碼寄存器74LS175(a) 邏輯圖; (b) 邏輯符號; (c) 外引線圖 數(shù)碼寄存器74LS175由4個D觸發(fā)器組成，2個非門分別作清零和寄存數(shù)碼控制門。1D4D是4個數(shù)據(jù)輸入端，1Q4Q是數(shù)據(jù)輸出端，1Q4Q是反碼輸出端。 74L

20、S175的功能表見表5-10， 其功能如下： (1) 異步清零。 在RD端加低電平，各觸發(fā)器異步清零。清零后，應(yīng)將RD接高電平，以不妨礙數(shù)碼的寄存。 (2) 并行輸入數(shù)據(jù)。 在RD=1的前提下，將所要存入的數(shù)據(jù)D依次加到數(shù)據(jù)輸入端，在CP脈沖上升沿的作用下，數(shù)據(jù)將被并行存入。 (3) 記憶保持。 RD=1時，若CP無上升沿(通常接低電平)，則各觸發(fā)器保持原狀態(tài)不變，寄存器處在記憶保持狀態(tài)。 (4) 并行輸出。 可同時在輸出端并行取出已存入的數(shù)碼及它們的反碼。 表5-10 74LS175的功能表 5.4.2 移位寄存器 1. 移位寄存器的工作原理 圖5-23 4位右移寄存器 現(xiàn)討論其工作原理。

21、設(shè)需存入數(shù)碼為D1D2D3D4，將它們高位在前依次加在1D端， 則第1個CP脈沖到來后，D4被讀入第1個觸發(fā)器中，即1Q=D4； 而此時，1Q又作為第2個觸發(fā)器2D的輸入，則在第2個CP脈沖到來后，D4又進(jìn)入到第2個觸發(fā)器，即2Q=D4; 以后，每來1個CP脈沖，數(shù)據(jù)就右移1位，當(dāng)?shù)?個CP脈沖到來后，4個數(shù)據(jù)全部進(jìn)入寄存器。表5-11示出了以上移位的工作過程。 如將4Q接3D，3Q接2D，2Q接1D，且數(shù)碼從4D串行輸入，則組成了左移位寄存器。 表5-11 右移寄存器的移位過程 2. 集成移位寄存器 圖5-24 4位雙向移位寄存器74LS194(a) 邏輯圖; (b) 邏輯符號; (c) 外引線圖 表5-12 74LS194的功能表 74LS194由4個D觸發(fā)器組成，另有4個與或非門完成左、