1、 第4章 時序邏輯電路設計1.時序電路的基本概念數字電路按照結構特點不同分為兩大類：組合邏輯電路（簡稱組合電路）和時序邏輯電路（簡稱時序電路）。組合電路是指由各種門電路組合而成的邏輯電路，輸出只取決于當前輸入信號的變化，與以前各時刻的輸入或輸出無關；組合電路沒有記憶功能。例如：編/譯碼器、加法器等常用數字電路都屬于組合電路。時序邏輯電路是具有記憶功能的邏輯電路，記憶元件一般采用觸發器。因此，時序邏輯電路由組合電路和觸發器組成，其等效模型如圖4.5所示。1模型時序電路按其狀態的改變方式不同，可分為同步時序邏輯電路和異步時序邏輯電路兩種，在圖4.5中，當CLK1與CLK2為相同信號時，該電路為同步

2、電路；當CLK1與CLK2為不同信號時，該電路為異步電路。1建立和保持時間觸發器的建立時間（Tsu）是指時鐘有效沿（這里指上升沿）到來之前數據應保持穩定的時間。觸發器的保持時間（Thd）是指時鐘有效沿（這里指上升沿）到來之后數據應保持穩定的時間。CLKDATADQCLKCLKDATATsuThd1.同步電路設計規則（1）在用Verilog HDL進行數字邏輯設計時，只使用一個主時鐘，同時只使用同一個時鐘沿（上升沿或下降沿）。（2）在FPGA設計中，推薦所有輸入、輸出信號均應通過寄存器寄存，寄存器接口當作異步接口考慮。（3）當全部電路不能用同步電路思想設計時，即需要多個時鐘來實現，則可以將全部電

3、路分成若干局部電路（盡量以同一時鐘為一個模塊），局部電路之間接口當異步接口考慮。（4）電路中所有的寄存器、狀態機在上電復位時必須有一個確定的初始態。（5）電路的實際最高頻率不應大于理論最高頻率，應留有設計余地。標準同步電路DFFDFFDFFDFF組合邏輯組合邏輯組合邏輯組合邏輯clock2 D觸發器1. 上升沿觸發的觸發器2. 帶異步復位、上升沿觸發的觸發器3. 帶異步復位和置位、上升沿觸發的觸發器4.帶異步復位和時鐘使然、上升沿觸發的觸發器5.帶同步復位、上升沿觸發的觸發器上升沿觸發的觸發器 module dff(data,clk,q); inputdata,clk; outputq; re

4、gq; always(posedge clk) beginq=data; endendmodule 帶異步復位、上升沿觸發的觸發器 module dff_asynrst(data,rst,clk,q); inputdata,rst,clk; outputq; regq; always(posedge clk or posedge rst) begin if(rst=1b1)q=1b0;elseq=data; endendmodule 帶異步復位和置位、上升沿觸發的觸發器 module dff_asynrst(data,rst,set,clk,q); inputdata,rst,set,clk;

5、 outputq; regq; always(posedge clk or posedge rst or posedge set) begin if(rst=1b1)q=1b0;else if(set=1b1)q=1b1;elseq=data; endendmodule 帶異步復位和時鐘使然、上升沿觸發的觸發器 module dff_asynrst(data,rst,en,clk,q); inputdata,rst,en,clk; outputq; regq; always(posedge clk or posedge rst) begin if(rst=1b1)q=1b0;else if(e

6、n=1b1)q=data; endendmodule 帶同步復位、上升沿觸發的觸發器 module dff_synrst(data,rst,clk,q); inputdata,rst,clk; outputq; regq; always(posedge clk) begin if(rst=1b1)q=1b0;else q=data; endendmodule 移位寄存器移位寄存器是一種在時鐘脈沖的作用下，將寄存器中的數據按位移動的邏輯電路主要功能：串并轉換串行輸入串行輸出串行輸入并行輸出并行輸入串行輸出 串入串出移位寄存器基本串入串出移位寄存器原理圖 8位移位寄存器由8個D觸發器串聯構成，在時

7、鐘信號的作用下，前級的數據向后移動 串行輸入串行輸出移位寄存器module shift_1（din,clk,dout); input din,clk; output dout; reg dout; reg tmp1,tmp2,tmp3,tmp4,tmp5,tmp6,tmp7; always(posedge clk) begintmp1=din;tmp2=tmp1;tmp3=tmp2;tmp4=tmp3;tmp5=tmp4;tmp6=tmp5;tmp7=tmp6;dout=tmp7; endendmodule 串入并出shift register4位串行輸入并行輸出移位寄存器的邏輯電路如圖所示。

8、該寄存器由4個同步D觸發器組成這種D觸發器的R端是是非同步清零端。串行輸入并行輸出移位寄存器module shift_2（din,clk,clr,q); input din,clk,clr; output 3:0 q; reg 3:0 q; always(posedge clk or negedge clr) beginif(clr=1b0)q=4b0000;elsebeginq0=din;q=q1; endendendmodule 并入串出shift register并入串出移位寄存器可以將一組二進制數并行送入一組寄存器，然后把這些數據串行從寄存器內輸出。一個同步并入串出移位寄存器的基本管腳

9、：并行輸出輸入端：data時鐘脈沖輸入端：clk加載數據端：load串行數據輸出端：dout并行輸入串行輸出移位寄存器module shift3（clk,din, load,q); input clk,load; input 3:0 din; output q; reg q; reg 3:0 tmp; always(posedge clk ) beginif(load=1b1) tmp=din;elsebegintmp=tmp1;tmp0=1b0; q=tmp3; endendendmodule 計數器設計計數器是一種典型的時序器件，常用于對時鐘脈沖的個數進行計數，還用于定時，分頻，產生同步脈

10、沖按觸發方式分：同步計數器和異步計數器最容易的計數器設計就是cnt=cnt+1，但是你可能得不到最好的結果計數器計數器對時鐘脈沖進行計數 以遞增計數器為例，介紹其Verilog HDL設計方法遞增計數器基本引腳：時鐘輸入端：clk復位端： rst計數使然端：en計數輸出端：cnt計數器設計代碼module cnt_en(en,rst,clk,cnt);parameterWIDTH = 8;inputen,rst,clk;outputWIDTH -1:0q;regWIDTH -1:0q;always(posedge clk or posedge rst)beginif(rst=1b1)cnt=8

11、b00000000;elsecnt=cnt + 1;endendmodule Verilog HDL參考設計（1）module count (clk,cnt);input clk;output 2:0 cnt;reg 2:0 cnt;always(posedge clk )beginif(cnt=7)cnt=0;elsecnt=cnt+1;endendmodulemodule cnt (clk,cnt);input clk;output 2:0 cnt;reg 2:0 cnt;reg 2:0 next_cnt;always(cnt )begincase(cnt)3h0:next_cnt=3h1

12、; 3h1:next_cnt=3h2; 3h2:next_cnt=3h3; 3h3:next_cnt=3h4; 3h4:next_cnt=3h5; 3h5:next_cnt=3h6; 3h6:next_cnt=3h7; 3h7:next_cnt=3h0; default:next_cnt=3b000;endcaseendalways(posedge clk )cnt=next_cnt;endmoduleVerilog HDL參考設計（2） 問題思考1.上述描述的是一個模為多少的計數器？2.請自行設計一個同步模12計數器3.在2基礎上進行修改，設計一個帶異步復位的模12計數器4.同步復位的模12

13、計數器如何設計？ 項目設計1一、目的(1)實現帶計數允許和復位端的十進制、六進制和60進制計數器；(2)掌握計數器類型模塊的描述方法；(3)掌握Veriog HDL模塊的層次化設計方法。 二、說明 計數器是數字電路系統中最基本的功能模塊之一。設計十進制、六進制和100進制計數器，要求計數器有計數允許和復位輸入及進位輸出功能。計數時鐘可以用1Hz信號，用LED顯示計數值。 本設計要求用仿真和測試兩種手段來驗證計數器的功能。實驗時，可以通過修改十進制計數器的設計得到六進制、100進制計數器。三、設計要求(1) 完成各模塊的Verilog HDL設計編碼；(2) 進行功能仿真；(3) 下載并驗證計數

14、器功能；(4) 如果60進制計數器要求用6進制和10進制計數器搭建電路，請畫出設計連接圖，并完成設計編碼和驗證。分頻器設計在硬件電路設計中時鐘信號是最重要的信號之一。在數字電路中，常需要對較高頻率的時鐘進行分頻操作，得到較低頻率的時鐘信號。分頻器設計2的整數次冪的分頻器設計；偶分頻電路設計；占空比為1:15的分頻電路設計。 用VerilogHDL語言完成對時鐘信號 CLK 的 2 分頻， 4 分頻， 8 分頻， 16 分頻。 這也是最簡單的分頻電路，只需要一個計數器即可 。2、4、8、16分頻電路設計2的整數次冪的分頻器module div1(clk,rst,clk2,clk4,clk8,cl

15、k16);inputrst,clk;outputclk2,clk4,clk8,clk16;wireclk2,clk4,clk8,clk16;reg3:0cnt;always(posedge clk or posedge rst)beginif(rst=1b1)cnt=4b0000;elsecnt=cnt+1;endassignclk2 = cnt0;assignclk4 = cnt1;assignclk8 = cnt2;assignclk16= cnt3;endmodule 電路的功能仿真波形 6分頻電路設計與實現 對于分頻倍數不是 2 的整數次冪的情況，我們只需要對源代碼中的計數器進行一下計

16、數控制就可以了，如下面用VHDL設計一個對時鐘信號進行 6 分頻的分頻器 電路的仿真波形圖 在進行硬件設計的時候，往往要求得到一個占空比不是 1:1 的分頻信號，這時仍采用計數器的方法來產生占空比不是 1:1 的分頻信號。下面源代碼描述的是這樣一個分頻器：將輸入的時鐘信號進行 16 分頻，分頻信號的占空比為 1:15 ，也就是說，其中高電位的脈沖寬度為輸入時鐘信號的一個周期。 占空比1:15分頻電路設計占空比為1:15的分頻電路設計 module div1_15(clk,rst, clk16);inputrst,clk;outputclk16;regclk16;reg 3:0cnt;alway

17、s(posedge clk or posedge rst)beginif(rst=1b1)cnt=4b0000;elsecnt=cnt+1;endalways(posedge clk or posedge rst)beginif(rst=1b1)clk16=1b0;else if(clk16=15)clk16=1b1;else clk16=1b0;endendmodule 電路仿真波形圖偶分頻電路設計module div6(clk,rst,clk6);inputrst,clk;outputclk6;regclk6;reg1:0cnt;always(posedge clk or posedge

18、rst)beginif(rst=1b1)cnt=2b00;else if(cnt=2)begincnt=2b00;clk6=clk6;end elsecnt=cnt+1;endendmodule 11醉翁亭記 1反復朗讀并背誦課文，培養文言語感。2結合注釋疏通文義，了解文本內容，掌握文本寫作思路。3把握文章的藝術特色，理解虛詞在文中的作用。4體會作者的思想感情，理解作者的政治理想。一、導入新課范仲淹因參與改革被貶，于慶歷六年寫下岳陽樓記，寄托自己“先天下之憂而憂，后天下之樂而樂”的政治理想。實際上，這次改革，受到貶謫的除了范仲淹和滕子京之外，還有范仲淹改革的另一位支持者北宋大文學家、史學家歐陽

19、修。他于慶歷五年被貶謫到滁州，也就是今天的安徽省滁州市。也是在此期間，歐陽修在滁州留下了不遜于岳陽樓記的千古名篇醉翁亭記。接下來就讓我們一起來學習這篇課文吧！【教學提示】結合前文教學，有利于學生把握本文寫作背景，進而加深學生對作品含義的理解。二、教學新課目標導學一：認識作者，了解作品背景作者簡介：歐陽修(10071072)，字永叔，自號醉翁，晚年又號“六一居士”。吉州永豐(今屬江西)人，因吉州原屬廬陵郡，因此他又以“廬陵歐陽修”自居。謚號文忠，世稱歐陽文忠公。北宋政治家、文學家、史學家，與韓愈、柳宗元、王安石、蘇洵、蘇軾、蘇轍、曾鞏合稱“唐宋八大家”。后人又將其與韓愈、柳宗元和蘇軾合稱“千古文

20、章四大家”。關于“醉翁”與“六一居士”：初謫滁山，自號醉翁。既老而衰且病，將退休于潁水之上，則又更號六一居士。客有問曰：“六一何謂也？”居士曰：“吾家藏書一萬卷，集錄三代以來金石遺文一千卷，有琴一張，有棋一局，而常置酒一壺。”客曰：“是為五一爾，奈何？”居士曰：“以吾一翁，老于此五物之間，豈不為六一乎？”寫作背景：宋仁宗慶歷五年(1045年)，參知政事范仲淹等人遭讒離職，歐陽修上書替他們分辯，被貶到滁州做了兩年知州。到任以后，他內心抑郁，但還能發揮“寬簡而不擾”的作風，取得了某些政績。醉翁亭記就是在這個時期寫就的。目標導學二：朗讀文章，通文順字1初讀文章，結合工具書梳理文章字詞。2朗讀文章，劃

21、分文章節奏，標出節奏劃分有疑難的語句。節奏劃分示例環滁/皆山也。其/西南諸峰，林壑/尤美，望之/蔚然而深秀者，瑯琊也。山行/六七里，漸聞/水聲潺潺，而瀉出于/兩峰之間者，釀泉也。峰回/路轉，有亭/翼然臨于泉上者，醉翁亭也。作亭者/誰？山之僧/曰/智仙也。名之者/誰？太守/自謂也。太守與客來飲/于此，飲少/輒醉，而/年又最高，故/自號曰/醉翁也。醉翁之意/不在酒，在乎/山水之間也。山水之樂，得之心/而寓之酒也。節奏劃分思考“山行/六七里”為什么不能劃分為“山/行六七里”？明確：“山行”意指“沿著山路走”，“山行”是個狀中短語，不能將其割裂。“望之/蔚然而深秀者”為什么不能劃分為“望之蔚然/而深秀

22、者”？明確：“蔚然而深秀”是兩個并列的詞，不宜割裂，“望之”是總起詞語，故應從其后斷句。【教學提示】引導學生在反復朗讀的過程中劃分朗讀節奏，在劃分節奏的過程中感知文意。對于部分結構復雜的句子，教師可做適當的講解引導。目標導學三：結合注釋，翻譯訓練1學生結合課下注釋和工具書自行疏通文義，并畫出不解之處。【教學提示】節奏劃分與明確文意相輔相成，若能以節奏劃分引導學生明確文意最好；若學生理解有限，亦可在解讀文意后把握節奏劃分。2以四人小組為單位，組內互助解疑，并嘗試用“直譯”與“意譯”兩種方法譯讀文章。3教師選擇疑難句或值得翻譯的句子，請學生用兩種翻譯方法進行翻譯。翻譯示例：若夫日出而林霏開，云歸而

23、巖穴暝，晦明變化者，山間之朝暮也。野芳發而幽香，佳木秀而繁陰，風霜高潔，水落而石出者，山間之四時也。直譯法：那太陽一出來，樹林里的霧氣散開，云霧聚攏，山谷就顯得昏暗了，朝則自暗而明，暮則自明而暗，或暗或明，變化不一，這是山間早晚的景色。野花開放，有一股清幽的香味，好的樹木枝葉繁茂，形成濃郁的綠蔭。天高氣爽，霜色潔白，泉水淺了，石底露出水面，這是山中四季的景色。意譯法：太陽升起，山林里霧氣開始消散，煙云聚攏，山谷又開始顯得昏暗，清晨自暗而明，薄暮又自明而暗，如此暗明變化的，就是山中的朝暮。春天野花綻開并散發出陣陣幽香，夏日佳樹繁茂并形成一片濃蔭，秋天風高氣爽，霜色潔白，冬日水枯而石底上露，如此，

24、就是山中的四季。【教學提示】翻譯有直譯與意譯兩種方式，直譯鍛煉學生用語的準確性，但可能會降低譯文的美感；意譯可加強譯文的美感，培養學生的翻譯興趣，但可能會降低譯文的準確性。因此，需兩種翻譯方式都做必要引導。全文直譯內容見我的積累本。目標導學四：解讀文段，把握文本內容1賞析第一段，說說本文是如何引出“醉翁亭”的位置的，作者在此運用了怎樣的藝術手法。明確：首先以“環滁皆山也”五字領起，將滁州的地理環境一筆勾出，點出醉翁亭坐落在群山之中，并縱觀滁州全貌，鳥瞰群山環抱之景。接著作者將“鏡頭”全景移向局部，先寫“西南諸峰，林壑尤美”，醉翁亭坐落在有最美的林壑的西南諸峰之中，視野集中到最佳處。再寫瑯琊山“

25、蔚然而深秀”，點山“秀”，照應上文的“美”。又寫釀泉，其名字透出了泉與酒的關系，好泉釀好酒，好酒叫人醉。“醉翁亭”的名字便暗中透出，然后引出“醉翁亭”來。作者利用空間變幻的手法，移步換景，由遠及近，為我們描繪了一幅幅山水特寫。2第二段主要寫了什么？它和第一段有什么聯系？明確：第二段利用時間推移，抓住朝暮及四季特點，描繪了對比鮮明的晦明變化圖及四季風光圖，寫出了其中的“樂亦無窮”。第二段是第一段“山水之樂”的具體化。3第三段同樣是寫“樂”，但卻是寫的游人之樂，作者是如何寫游人之樂的？明確：“滁人游”，前呼后應，扶老攜幼，自由自在，熱鬧非凡；“太守宴”，溪深魚肥，泉香酒洌，美味佳肴，應有盡有；“眾

26、賓歡”，投壺下棋，觥籌交錯，說說笑笑，無拘無束。如此勾畫了游人之樂。4作者為什么要在第三段寫游人之樂？明確：寫滁人之游，描繪出一幅太平祥和的百姓游樂圖。游樂場景映在太守的眼里，便多了一層政治清明的意味。太守在游人之樂中酒酣而醉，此醉是為山水之樂而醉，更是為能與百姓同樂而醉。體現太守與百姓關系融洽，“政通人和”才能有這樣的樂。5第四段主要寫了什么？明確：寫宴會散、眾人歸的情景。目標導學五：深入解讀，把握作者思想感情思考探究：作者以一個“樂”字貫穿全篇，卻有兩個句子別出深意，不單單是在寫樂，而是另有所指，表達出另外一種情緒，請你找出這兩個句子，說說這種情緒是什么。明確：醉翁之意不在酒，在乎山水之間也。醉能同其樂，醒能述以文者，太守也。這種情緒是作者遭貶謫后的抑郁，作者并未在文中袒露胸懷，只含蓄地說：“醉能同其樂，醒能述以文者，太守也。”此句與醉翁亭的名稱、“醉翁之意不在酒，在乎山水之間也”前后呼應，并與“滁人游”“太守宴”“眾賓歡”“太守醉”連成一條抒情的線索，曲折地表達了作者內心復雜的思想感情。目