1、Good is good, but better carries it.精益求精，善益求善。m序列在誤碼測試系統中的應用-2013年現代通信原理設計報告簡易數字信號傳輸性能分析儀【本科組】組長：孫建東成員：趙玉蘭、陳歡趙正航2013年11月22日目錄摘要1系統設計31.1總體設計方案31.1.1總體方案選擇與論證31.1.2低通濾波器方案的選擇41.1.3.數字分析電路方案的選擇41.1.4系統供電模塊方案的選擇41.2理論分析與計算51.21低通濾波器設計51.2.2m序列數字信號71.2.3同步信號提取71.2.4眼圖顯示方法71.2.5曼切斯特編碼81.3方案論證與選擇91.3.1控制部

2、分選擇91.3.2數字信號發生器的方案論證與選擇91.3.3信號輸出部分91.3.4顯示部分10單元電路設計102.1數字信號發生器的設計102.2數字信號分析電路102.3整形電路1124調幅電路12軟件設計133.1總體框圖133.2單片機設計流程圖133.3FPGA的設計流程圖14系統測試144.1數據率測試144.2濾波器測試14結論15參考文獻15附錄1M序列發生器程序15附錄2偽隨機噪聲發生器17附錄3控制數據產生的時鐘程序19附錄4時鐘頻率相應的分頻因子選擇20摘要數字信號傳輸性能分析儀主要由數字信號發生器、偽隨機信號發生器、低通濾波器、數字信號分析電路組成。采用FPGA產生10

3、Mbps偽隨機碼和m序列信號，模擬加性噪聲，偽隨機碼疊加在通過低通濾波器的數字信號上，用三種不同的低通濾波器模擬三種不同的信道，則在接收端接收到的是有一定噪聲的數字信號，在接收端進行一定的數字信號處理，最終輸出用示波器來判斷傳輸性能的儀器。此分析儀模擬數字信號傳輸系統，最后到達數字信號分析電路，然后通過“眼圖”觀測數字信號傳輸的抗干擾能力。觀察顯示數字信號具有很強的抗干擾能力。關鍵字:偽隨機信號FPGAm序列眼圖AbstractDigitalsignaltransmissionperformanceanalyzerismainlycomposedofdigitalsignalgenerator

4、,pseudorandomsignalgeneratorcircuit,low-passfilter,thedigitalsignalanalysis.UsingFPGAtoproduce10Mbpspseudo-randomcodesignalandmsequence,simulatetheadditivenoise,superpositionofpseudorandomcodeindigitalsignalthroughalow-passfilter,threedifferenttypesoflowpassfilterwasusedtosimulatethreedifferentkinds

5、ofchannel,isthereisanoiseatthereceivingendreceivesthedigitalsignal,digitalsignalprocessing,theatthereceivingendoffinaloutputwithanoscilloscopetodeterminethetransmissionperformanceofinstrument.Thisanalyzeranalogtodigitalsignaltransmissionsystem,andfinallyreachthedigitalcircuit,signalanalysisandthenth

6、roughtheeyeobservingtheanti-interferenceabilityofthedigitalsignaltransmission.Observationshowsthatthedigitalsignalhasastronganti-interferenceability.Keywords:pseudorandomsignalFPGAMsequenceeyepattern系統設計1.1總體設計方案題目要求設計一個簡易數字信號傳輸性能分析儀，實現數字信號傳輸性能測試；同時設計三個低通濾波器和一個偽隨機信號發生器來模擬傳輸信道。圖1-1簡易數字信號傳輸性能分析儀框圖1.1.

7、1總體方案選擇與論證方案一：采用74LS194移位寄存器等芯片，通過T觸發器級聯的方式實現m序列，數字芯片的成本很低，但是對硬件電路的要求比較高，硬件麻煩，調試困難。方案二：采用DSP的方法，DSPBuilder在簡化設計難度，加快設計速度,靈活選取精度等方面有著明顯的優勢，但是該方法的應用在精度、速度和器件選擇等方面一直是個問題，存在一定的不確定性，容易發生選型上的錯誤；方案三：用MSP430作為控制器件核心，控制液晶顯示、FPGA和鍵盤，用FPGA可編程邏輯器件作為數據處理的器件，在發送端產生數字信號，發送過程中數字信號通過低通濾波器，并用10M偽隨機碼進行一定處理后，模擬加性噪聲，偽隨機

8、碼疊加在通過低通濾波器的數字信號上，用三種不同的低通濾波器模擬三種不同的信道，在接收端進行一定的數字信號處理，最終輸出用示波器來判斷傳輸性能。由于FPGA可在線編程，因此大大加快了開發速度。電路中的大部分邏輯控制功能都由單片FPGA完成，多個功能模塊如采樣頻率控制模塊、數據存儲模塊都集中在單個芯片上，大大簡化了外圍硬件電路設計，增加了系統的穩定性和可靠性。FPGA的高速性能比其他控制芯片更適合于高速數據采集和處理。綜上所述比較可知，方案三既可滿足題設基本要求又能充分發揮擴展部分，電路簡單，易于控制，所以采用該方案。1.1.2低通濾波器方案的選擇方案一：無源低通濾波，電路簡單且計算簡單，但帶負載

9、后，通帶放大倍數的數值減小，通帶截止頻率升高，不利于信號處理要求。方案二：橢圓濾波器實現濾波，其特點是阻帶極陡峭，但是通帶有文波。方案三：巴特沃斯濾波器，以其通帶平旦和阻帶衰減較快而聞名，是非常通用的濾波器。因為該設計要求的帶外衰減僅為40db/十倍頻，所以巴特沃斯濾波器已經能滿足設計要求。1.1.3.數字分析電路方案的選擇題目中要求數字分析電路從輸入碼元序列中提取同步信號，故采用通信原理中位同步技術的自同步法。方案一：采用自同步法中的濾波法，但濾波法要求收端濾波器性能精確和穩定，否則將出現位同步信號的相位抖動。特別是當全“0”和全“1”持續時間長時，相位抖動較大。方案二：采用計數器技術的方法

10、。用通過分析曼切斯特的規律其0，1持續的最長時間為同步時鐘的一個周期，在通過計數比較分析出分析出同步時鐘周期，再利用接收編碼的上升沿保證相位同步，由于采用了數字電路，故實際應用是方便、可靠、也易于實現集成化。綜上所述：選擇方案二。1.1.4系統供電模塊方案的選擇方案一：采用開關電源，直接購買現成的模塊，紋波大，輸出功率大，但對高頻模擬信號干擾較大；方案二：使用自制的線性電源，輸出紋波小，能夠為模擬電路供電，且對高頻信號影響很小，同時也能為數字電路供電。考慮到本設計中有模擬濾波器，故采用方案二。1.2理論分析與計算1.21低通濾波器設計題目要求設計三個低通濾波器，用來模擬傳輸信道的幅頻特性。并且

11、要求每個濾波器帶外衰減不少于40Db/十倍頻程；濾波器的通帶增益在0.2-0.4范圍內可調。三個濾波器的截止頻率分別為100KHz,200KHz,500KHz，截止頻率誤差絕對值不大于10%。一階有源低通濾波器電路簡單，幅頻特性衰減斜率只有-20dB/十倍頻程，因此在附近選擇性差，希望衰減斜率越陡越好，只有增加濾波器的階數來實現。為達到題目要求，采用四階低通濾波器來實現其功能。下面是設計的截止頻率分別為100KHz,300KHz,500KHz的三個滿足要求的濾波器原理圖。圖1-2100K低通濾波器圖1-3200K低通濾波器圖1-4500K低通濾波器1.2.2m序列數字信號m序列是最長線性移位寄

12、存器序列，它由帶非線性移位寄存器產生周期最長的一種序列。以下是m序列產生的原理框圖，具體生成方法及其過程。圖1-5線性反饋移位寄存器1.2.3同步信號提取曼切斯特一個最大的優勢在于碼流中包含了豐富的同步時鐘信息通過研究編碼的規律，從而鎖定頻率，并利用曼切斯特碼序列的上升沿，進行相位的同步，從而能提取出時鐘信號。1.2.4眼圖顯示方法眼圖是在時域進行的用示波器顯示二進制信號波形的失真效應的測量方法。題目要求利用數字信號發生器產生的時鐘信號進行同步，顯示數字信號的信號眼圖，并測試眼圖幅度。觀察眼圖的方法是：用一個示波器跨接在接收濾波器的輸出端，然后調整示波器掃描周期，使示波器水平掃描周期與接收碼元

13、的周期同步，這時屏幕上看到圖形像人的眼睛，故稱為“眼圖”。從“眼圖”上可以觀察出碼間串擾和噪聲的影響，從而估計系統優劣程度。另外也可以用此圖對接受濾波器的特性加以調整，以減少碼間串擾和改善系統的傳輸性能。圖1-6眼圖1.2.5曼切斯特編碼題目要求數字信號發生器輸出的采用曼切斯特編碼。圖1-7曼切斯特編碼圖由于曼徹斯特碼采用跳變沿來表示0或1,與二進制碼相比,具有如下優點：1、波形在每一位元中間都有跳變,因此具有豐富的定時信息,便于接收端提取定時信號.若采用二進制傳輸,當出現連續的0或1時,則無法區分兩位元之間的邊界。2、由于曼徹斯特碼在每一位元中都有電平的轉變,因此,傳輸時無直流分量,可降低系

14、統的功耗.而對于二進制波形,當出現連續的1時,將有直流分量的產生。3、曼徹斯特碼傳輸方式非常適合于多路數據的快速切換。1.3方案論證與選擇1.3.1控制部分選擇方案一：選擇加入一個單片機作為處理器，這種方案當然可以發揮處理器自身的優勢，實現靈活控制，但是普通的單片機無法實現高速的數據處理，且自身的資源有限，滿足同時處理大量的數據要求，若選用高檔的單片機則過于昂貴，且性能提升不明顯，性價比太低所以此方案不可選。方案二：采用FPGA內部邏輯來實現，這樣容易實現控制與數據的處理。采用FPGA內部邏輯電路來實現，一方面充分發揮硬件的電路的執行的高速，二者結合，優勢互補。電路中的大部分邏輯控制功能都由單

15、片FPGA完成，多個功能模塊如采樣頻率控制模塊、數據存儲模塊都集中在單個芯片上，大大簡化了外圍硬件電路設計，增加了系統的穩定性和可靠性。據此，我們選擇了方案二。1.3.2數字信號發生器的方案論證與選擇方案一：M序列的產生，可以用數字集成邏輯電路實現，但用集成塊做，不僅復雜，而且由于要用到多個觸發器，電路可靠性差。方案二：采用FPGA來產生M序列，不僅實現相對容易，而且穩定高，頻率準備確高，故采用FPGA來產生M序列。1.3.3信號輸出部分方案一：采用單一增的電壓放大電路，要改變放大倍數時，則需采用切換外部電阻的方式，這種方式每一種增益都需要一套不同的電阻，因此只能有有限的幾種增益，電路結構和切

16、換過程都較復雜，而且切換速度慢，使用也不方便，切換不同的電阻還可能使放大器的輸入阻抗發生變化，從而影響精度。方案二：采用低噪聲高精度的運放OPA604，OPA604是一種低噪聲放大器。通過線性電阻的調解，可以實現連續幅度的可調，完全可以滿足本方案的要求。因此我們采用方案二。1.3.4顯示部分方案一：數碼管顯示，由于本題要求實時顯示輸出信號的類型、幅度、頻率和頻率步進值等，而數碼管不能顯示字符。方案二：LED點陣顯示，LED點陣顯示雖然能顯示字符和數字，但顯示效果不好，且不易編程。方案三：LCD液晶顯示，LCD液晶不但能顯示字符和數字，而且顯示效果較好，容易編程實現。單元電路設計2.1數字信號發

17、生器的設計此系統基于FPGA技術設計信號發生器，在Quartus軟件平臺上設計。定制器件的過程是采用VHDL語言。同樣的，加法器，寄存器的文本設計輸入也是采用VHDL語言。經過綜合，適配，仿真之后下載到開發板中實現波形數據的輸出（經I/0口輸出）。2.2數字信號分析電路首先利用峰值檢波電路。峰值檢波電路是能記憶信號峰值的電路，其輸出電壓的大小一直追隨輸入信號的峰值，而且保持在輸入信號的最大峰值，通過對最大值的檢測，然后分壓送入比較器的反相端，從而實現數字信號的噪聲過濾，實現電路原理圖如下。圖2-1峰值檢波電路2.3整形電路對于系統中編碼的M序列信號含有偽隨機信號，即模擬在信號中含有噪聲，所以在

18、把信號送到FPGA中進行數字信號分析前，我們要先去除數字信號中的噪聲。我們采用LM311低頻比較器，LM311同相端輸入有噪聲的通過低通信號的數字信號，進行比較來噪聲的過濾，比較器接成滯回比較形式，使波形的效果更好，同時可以調節R3來進行來調節反饋比例。圖2-2比較器24調幅電路由于題目要求濾波器的通帶增益AF在0.24.0范圍內可調。因此我們在濾波器的后面加上運算放大器使放大的幅度在0.24.0范圍內可調。運算放大器原理圖如下圖2-30.24倍幅度可調電路軟件設計3.1總體框圖程序由C語言編寫，可實現數字信號發生器，偽隨機信號發生器的設計。主要流程圖如下。單片機控制部分FPGA數據產生、編碼

19、模塊部分FPGA數據接收、解碼模塊部分圖3-1總體結構液晶顯示頻率參數鍵值檢測數據編碼時鐘頻率選擇頻率參數傳輸給FPGA鍵盤初始化控制端口初始化液晶初始化程序初始化開始3.2單片機設計流程圖圖3-2單片機流程結構3.3FPGA的設計流程圖曼徹斯特編碼電路信號m序列發生器同步時鐘提取電路解碼電路噪聲信號m序列發生器圖3-3FPGA流程結構圖系統測試4.1數據率測試表1數據率測試顯示(kbps)數據率(kbps)數據誤差(%)1010.0002020.0003030.120.44040.0005049.750.56060.240.47070.420.68080.0009090.250.210099

20、.600.44.2濾波器測試測試條件，幅度2.5V正弦波。表2濾波器測試濾波器1(截止頻率100KHz)濾波器2（截止頻率200KHz）濾波器3(截止頻率500KHz)十倍頻程衰減（dB）-44-44-40截止頻率(KHz)93194470增益0.2-4.00.2-4.00.2-4.0頻率誤差(%)736結論設計采用FPGA最小系統為控制核心,本設計制作完成了題目要求的基本部分的全部要求和發揮部分的大部分要求，達到設計要求。通過測試，系統不但完成了基本要求，也完成了發揮部分的要求。經過幾天的努力實踐，不斷的測試，不斷的改進電路和程序，我們最終圓滿完成了設計任務。在設計過程中，我們不僅僅使自身水

21、平得到了檢驗，更重要的是學到很多課本上沒有的知識，使自己得到了進一步的提高。同時也特別感謝各位老師和同學的幫助和支持，使我們這次設計能夠順利完成。參考文獻1楊素行、模擬電子技術基礎簡明教程第三版.北京：高等教育出版社，2006年；2張肅文、高頻電子線路第五版.北京：高等教育出版社，2009年；3閻石、數字電子技術基礎第五版.北京：高等教育出版社，2006年；4黃根春、全國大學生電子設計競賽教程基于TI器件設計方法.北京：電子工業出版社，2011年；附錄1：M序列發生器程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsig

22、ned.all;entitym_makerisport(clk,rd:instd_logic;Q:outstd_logic);endentitym_maker;architectureartofm_makeriscomponentdff1port(rd,d,clk:instd_logic;q:outstd_logic);endcomponent;signaldata:std_logic_vector(8downto0):=000000000;beginms1:foriin0to7generatediffx:dff1portmap(rd,data(i),clk,data(i+1);endgene

23、ratems1;process(clk)beginif(clkeventandclk=1)thenifdata=000000000thendata(0)=1;elsedata(0)=data(8)xordata(4)xordata(3)xordata(2)xordata(0);endif;endif;endprocess;Q=data(0);endart;附錄2：偽隨機噪聲發生器libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitywm_makerisport(clk,rd:instd_logic;Q:outstd_logic);endentitywm_maker;architectureartofwm_makeriscomponentdff1port(rd,d,clk:instd_logic;q:outstd_logic);endcomponent;signaldata:std_logic_vector(12downto0):=0000000000000;beginwsm1:foriin0to11generatediffx:dff1portmap(rd,data(i),clk,data(i+1);endgeneratewsm1;process(clk)beg