1、 PAGE16 / NUMPAGES21 課程設計(論文)說明書 題 目 ：基于FPGA的RS232串口通信 院 （系） ： 信息與通信學院 專 業 ： 微電子學 學生 ： 學 號 ： 指導教師 ： 職 稱 ： 副教授 2012 年 12 月 10 日摘 要實驗設計了基于verilog描述的RS232串口通信控制器，通過串口調試工具實現PC機和FPGA互發和接收數據。完成的功能包括實現收發一幀10個bit、波特率為9600的串口通信控制器，FPGA接收數據后顯示在串口助手的接收數據欄里。實驗的重心放在了RS232串口通信控制器發送模塊和接收模塊的設計，采用了自頂向下的思路進行設計。報告中給出了

2、完整的設計思路和過程，并將系統分模塊進行了詳細的設計，給出了verilog語言描述。完成了各個模塊以與系統整體的仿真驗證。最終下載到實驗板上測試通過。關鍵詞： RS232；verilog；串口通信；發送；接收；分頻AbstractExperiment design based on the description of the Verilog RS232 serial communication controller, through the serial port debugging tools to achieve PC machine and FPGA sending and recei

3、ving data. Complete function includes transmitting a frame of 10 bit, baud rate to 9600 serial communication controller, FPGA receives the data displayed in a serial assistants to receive data column.Key words：RS232;verilog;Serial communication；transmission；receive;frequency division 目 錄引言TOC o 1-3

4、h z uHYPERLINK l _Toc308364448 第一部分任務要求 PAGEREF _Toc308364448 h 4HYPERLINK l _Toc308364449 1.1課題要求 PAGEREF _Toc308364449 h 4HYPERLINK l _Toc308364450 1.2設計目標 PAGEREF _Toc308364450 h 4HYPERLINK l _Toc308364451 第二部分系統設計 PAGEREF _Toc308364451 h 5HYPERLINK l _Toc308364452 2.1設計思路 PAGEREF _Toc308364452 h

5、 5HYPERLINK l _Toc308364453 2.2系統結構設計 PAGEREF _Toc308364453 h 6HYPERLINK l _Toc308364454 2.2.1系統結構框圖 PAGEREF _Toc308364454 h 6HYPERLINK l _Toc308364455 2.2.2系統邏輯功能劃分 PAGEREF _Toc308364455 h 6HYPERLINK l _Toc308364456 2.2.3層次模塊劃分 PAGEREF _Toc308364456 h 7HYPERLINK l _Toc308364457 2.2.4模塊設計圖 PAGEREF _

6、Toc308364457 h 9HYPERLINK l _Toc308364458 2.2.5發送模塊設計 PAGEREF _Toc308364458 h 10HYPERLINK l _Toc308364459 2.2.6接收模塊設計 PAGEREF _Toc308364459 h 11HYPERLINK l _Toc308364460 2.2.7分頻模塊設計 PAGEREF _Toc308364460 h 12HYPERLINK l _Toc308364461 2.2.8按鍵防抖模塊設計 PAGEREF _Toc308364461 h 12HYPERLINK l _Toc308364462

7、2.2.9譯碼顯示模塊設計 PAGEREF _Toc308364462 h 12HYPERLINK l _Toc308364463 2.3系統硬件語言描述 PAGEREF _Toc308364463 h 13HYPERLINK l _Toc308364464 2.3.1VHDL描述思路 PAGEREF _Toc308364464 h 13HYPERLINK l _Toc308364465 2.3.2總體電路的描述 PAGEREF _Toc308364465 h 13HYPERLINK l _Toc308364466 2.3.3分塊電路的描述 PAGEREF _Toc308364466 h 14

8、HYPERLINK l _Toc308364467 2.4系統仿真驗證 PAGEREF _Toc308364467 h 21HYPERLINK l _Toc308364468 第三部分結果與分析 PAGEREF _Toc308364468 h 23HYPERLINK l _Toc308364469 3.1實現功能說明 PAGEREF _Toc308364469 h 23HYPERLINK l _Toc308364470 3.2器件資源分析 PAGEREF _Toc308364470 h 23HYPERLINK l _Toc308364471 3.3故障和問題分析 PAGEREF _Toc308

9、364471 h 25HYPERLINK l _Toc308364472 第四部分總結與結論 PAGEREF _Toc308364472 h 26HYPERLINK l _Toc308364473 4.1實驗結論 PAGEREF _Toc308364473 h 26HYPERLINK l _Toc308364474 4.2總結體會 PAGEREF _Toc308364474 h 26HYPERLINK l _Toc308364475 第五部分附錄部分 PAGEREF _Toc308364475 h 28HYPERLINK l _Toc308364476 5.1元器件和儀表清單 PAGEREF

10、_Toc308364476 h 28HYPERLINK l _Toc308364477 5.2VHDL源代碼 PAGEREF _Toc308364477 h 28HYPERLINK l _Toc308364478 5.3電路圖 PAGEREF _Toc308364478 h 39HYPERLINK l _Toc308364479 5.4參考文獻 PAGEREF _Toc308364479 h 41引言HYPERLINK :/ elecfans /soft/study/test/2011/2011010699175.html數據采集系統常需要進行異步串行數據傳輸。目前廣泛使用的RS232異步串行

11、接口，如8250、 NS16450等專用集成器件，雖然使用簡單，卻占用電路板面積、布線復雜等缺點。片上系統SoC(System on Chip)是以嵌入式系統為核心，以IP復用技術為基礎，集軟、硬件于一體的設計方法。使用IP復用技術，將UART集成到FPGA器件上，可增加系統的可靠性，縮小PCB板面積；其次由于IP核的特點，使用IP核可使整個系統更加靈活，還可根據需要實現功能升級、擴充和裁減。這里采用VHDL語言編寫 UART模塊，將其集成到FPGA上，與器件其他功能模塊構成片上系統SoC。第一部分 任務要求1.1課題要求設計并實現一個可以和PC機通過RS232協議進行通信的串口通信控制器。

12、PC機通過串口調試工具來驗證程序的功能； 實現一個收發一幀10個bit的串口控制器，10個bit是1位起始位，8位數據位，1位結束位，無奇偶校驗位；串口的波特率選擇9600bit，串口處于全雙工工作狀態；4. PC機可隨時向FPGA發送0F的十六進制數據；1.2設計目標根據課題要求，實驗中將目標進行了細化，敘述如下：1. 設定數據幀格式為10bit，其中第一位為起始位，定位低電平，8位數據位，1位結束位，無數據傳輸時為高電平；2.通過串口調試工具向FPGA發送數據，FPGA接收后顯示串口調試工具的接收數據窗口；第二部分 系統設計2.1系統結構設計2.1.1系統結構框圖接收數據PC發送數據FPG

13、A PGA圖2.1 RS232串口通信控制器系統結構框圖串口通信控制器的輸入是PC發送的數據。當發送數據按鍵按下時，FPGA向PC發送已定義好的數據。同時，當FPGA檢測到PC發送數據幀的起始位時，開始接收數據，并行輸出。2.1.2系統邏輯功能劃分PC發送模塊分頻模塊接收模塊圖2.2 RS232串口通信控制器系統邏輯框圖如圖2.2所示，系統可邏輯地劃分為三個子系統：一是分頻子系統，包括為發送模塊和接收模塊提供波特率為9600bit的時鐘；二是發送子系統，包括發送模塊；三是接收子系統，包括接收模塊和串口助手顯示模塊。2.1.3層次模塊劃分系統劃分為兩層，自頂向下分別是頂層模塊、控制器子模塊。頂層

14、描述了整個系統的功能和運行；控制器子模塊實現系統中各個獨立而完整的功能部分，每個層次可用一個或多個具體模塊加以實現。頂層模塊：作用為集成子模塊功能，控制子模塊的連接和耦合信號。定義名稱為uart1，在其中例化子模塊。中層模塊：具體實現頂層模塊的描述，包括的功能主要是產生時鐘信號，發送模塊和接收模塊的定義和狀態的轉移：speed_select時鐘分頻模塊，將50MHz的時鐘分頻為96001Hz的時鐘。定義波特率為9600bit,波特因子為1。輸入：50MHz晶振信號。輸出：送往接收模塊和發送模塊的960011Hz的信號。my_uart_rx接收模塊，檢測接收端，若檢測到低電平則開始接收數據，每隔

15、1個周期接收一位數據，直到接滿8bit。輸入：96001Hz時鐘信號、PC機發送的串行數據。輸出：PC機發送的串行數據并行輸出。my_uart_tx發送模塊。當發送數據按鍵確定有效時向PC發送自定義的數據。輸入：96001Hz時鐘信號、發送數據按鍵。輸出：字符串的串行輸出。以上模塊分別定義在一個工程，最后在頂層模塊中用語言進行連接。2.1.4模塊設計圖發送模塊設計發送模塊工作時首先檢測發送數據下降沿到來，如復位信號有效時，控制器處于復位狀態，一旦檢測到復位信號無效并且檢測到下降沿的到來則進入起始狀態。從PC接收到的數據幀：1位起始位+8位數據位+1（）位停止位（無奇偶校驗）,檢測到電腦端的起始

16、位后（rs232_rx下降沿）打開波特率發生器，到起始電平時間的中點時檢測數據，每隔“一個”電平時間，采集一次并存入接收暫存寄存器，待到1（或）個結束位到來后將接收暫存寄存器數據放入接收寄存器并關閉波特率發生器，清楚數據檢測使能標志。 接收模塊設計與發送模塊類似，接收模塊分為檢驗下降沿到來、啟動接收數據使能有效、接收數據處理等模塊。沒有檢測到起始位時程序一直處于開始狀態，一旦檢測到低電平的起始位（neg_rs232_rx=1），則進入找中狀態。定時計數器cnt=0時則進入等待狀態，當定時計數器cnt=1時對數據進行采樣，直到移位計數器rx_temp_data0 = rs232_rx;，即8bi

17、t數據采樣完畢，此時進入停止狀態，重新返回開始狀態。檢測到由接收模塊使能位的下降沿后開啟波特率發生器并使能發送，隔半個電平時間后開始發送數據幀每隔“一個”電平時間更新要發的數據位，發送一位結束位后停止工作2.1.7分頻模塊設計串行異步通信的關鍵在于準確地檢測到起始位，因此接收端的時鐘必須采用比波特率更高的時鐘信號，以便提高采樣的分辨率和抗干擾能力，從而更準確地判定起始位。本實驗中波特率為9600bit，取波特率因子為1。接收端檢測到傳輸線上電平由高到低的變化后便開始對接收時鐘進行計數，當計到8個時鐘以后，再次對傳輸線進行采樣，如果仍為低電平，則確認是起始位，而不是干擾信號，之后每隔16個時鐘進

18、行一次采樣，直到采樣到停止位。而且由于每一次采樣都是在碼元的中心進行的，這樣還可以最大限度地避免收、發時鐘偏差對數據傳送造成的影響。2.2系統硬件語言描述2.2.1verilog描述思路第二部分“系統設計”中對系統的功能和邏輯結構、狀態轉移以與模塊劃分都有了詳細的敘述，模塊間的耦合和信號的傳遞關系已經清晰。可以使用verilog語言描述硬件電路了。發送模塊和接收模塊的verilog語言描述按照事先設計好的狀態轉移進行編寫可以使電路思想明晰化，避免編程過程中用軟件的思維去描述硬件的電路系統，也可有效避免系統性的錯誤。由于進行了細致的模塊劃分，模塊的間的耦合程度降到了很低，這就使得電路設計的可靠性

19、大為增強，只要模塊的輸出滿足了功能定義，整個系統就能正常工作，即便個別模塊出現問題，也不會過多影響到其他模塊。實際測試過程中也印證了這一點。2.2.2總體電路的描述頂層符號文件描述如下：圖2.8 頂層符號文件2.2.3分塊電路的verilog描述本節給出分塊電路的硬件描述，對關鍵部分進行了分析。發送模塊的描述timescale 1ns / 1psmodule my_uart_tx( clk,rst_n, rx_data,rx_int,rs232_tx, clk_bps,bps_start,led1);input clk;/ 50MHz主時鐘input rst_n;/低電平復位信號input c

20、lk_bps;/ clk_bps_r高電平為接收數據位的中間采樣點,同時也作為發送數據改變點input7:0 rx_data;/接收數據寄存器input rx_int;/接收數據中斷信號,接收到數據期間始終為高電平,在該模塊中利用它的下降沿來啟動串口發送數據output rs232_tx;/ RS232發送數據信號output bps_start;/接收或者要發送數據，波特率時鐘啟動信號置位output led1;reg rx_int0,rx_int1,rx_int2;/rx_int信號寄存器，捕捉下降沿濾波用wire neg_rx_int;/ rx_int下降沿標志位always (pose

21、dge clk or negedge rst_n) beginif(!rst_n) beginrx_int0 = 1b0;rx_int1 = 1b0;rx_int2 = 1b0; endelse beginrx_int0 = rx_int;rx_int1 = rx_int0;rx_int2 = rx_int1; endEndassign neg_rx_int = rx_int1 & rx_int2;/捕捉到下降沿后，neg_rx_int拉高保持一個主時鐘周期reg7:0 tx_data;/待發送數據的寄存器reg bps_start_r;reg tx_en;/發送數據使能信號，高有效reg3:

22、0 num;always (posedge clk or negedge rst_n) beginif(!rst_n) beginbps_start_r = 1bz;tx_en = 1b0;tx_data = 8d0;endelse if(neg_rx_int) begin/接收數據完畢，準備把接收到的數據發回去bps_start_r = 1b1;tx_data = rx_data;/把接收到的數據存入發送數據寄存器tx_en = 1b1;/進入發送數據狀態中endelse if(num=4d11) begin/數據發送完成，復位bps_start_r = 1b0;tx_en = 1b0;en

23、dendassign bps_start = bps_start_r;reg rs232_tx_r;reg led1_r;always (posedge clk or negedge rst_n) beginif(!rst_n) beginnum = 4d0;rs232_tx_r = 1b1;led1_r=1b0;endelse if(tx_en) beginif(clk_bps)begin led1_r=1b1;case (num)4d0: rs232_tx_r = 1b0; /發送起始位4d1: rs232_tx_r = tx_data0;/發送bit04d2: rs232_tx_r =

24、tx_data1;/發送bit14d3: rs232_tx_r = tx_data2;/發送bit24d4: rs232_tx_r = tx_data3;/發送bit34d5: rs232_tx_r = tx_data4;/發送bit44d6: rs232_tx_r = tx_data5;/發送bit54d7: rs232_tx_r = tx_data6;/發送bit64d8: rs232_tx_r = tx_data7;/發送bit74d9: rs232_tx_r = 1b1;/發送結束位default: rs232_tx_r = 1b1;endcasenum = num+1b1;endel

25、se if(num=4d11)begin num = 4d0;/復位led1_r=1b0;endendendassign rs232_tx = rs232_tx_r;assign led1=led1_r;endmodule接收模塊的描述timescale 1ns / 1psmodule my_uart_rx(clk,rst_n, rs232_rx,rx_data,rx_int,clk_bps,bps_start,led0）；input clk;/ 50MHz主時鐘input rst_n;/低電平復位信號input rs232_rx;/ RS232接收數據信號input clk_bps;/ cl

26、k_bps的高電平為接收或者發送數據位的中間采樣點output bps_start;/接收到數據后，波特率時鐘啟動信號置位output7:0 rx_data;/接收數據寄存器，保存直至下一個數據來到output rx_int;/接收數據中斷信號,接收到數據期間始終為高電平output led0;reg rs232_rx0,rs232_rx1,rs232_rx2,rs232_rx3;/接收數據寄存器，濾波用wire neg_rs232_rx;/表示數據線接收到下降沿always (posedge clk or negedge rst_n) beginif(!rst_n) beginrs232_r

27、x0 = 1b0;rs232_rx1 = 1b0;rs232_rx2 = 1b0;rs232_rx3 = 1b0;endelse beginrs232_rx0 = rs232_rx;rs232_rx1 = rs232_rx0;rs232_rx2 = rs232_rx1;rs232_rx3 = rs232_rx2;endendassign neg_rs232_rx = rs232_rx3 & rs232_rx2 & rs232_rx1 & rs232_rx0;/接收到下降沿后neg_rs232_rx置高一個時鐘周期reg bps_start_r;reg3:0 num;/移位次數reg rx_in

28、t;/接收數據中斷信號,接收到數據期間始終為高電平always (posedge clk or negedge rst_n)if(!rst_n) beginbps_start_r = 1bz;rx_int = 1b0;endelse if(neg_rs232_rx) begin/接收到串口接收線rs232_rx的下降沿標志信號bps_start_r = 1b1;/啟動串口準備數據接收rx_int = 1b1;/接收數據中斷信號使能endelse if(num=4d12) begin/接收完有用數據信息bps_start_r = 1b0;/數據接收完畢，釋放波特率啟動信號rx_int = 1b0

29、;/接收數據中斷信號關閉endassign bps_start = bps_start_r;reg7:0 rx_data_r;/串口接收數據寄存器，保存直至下一個數據來到reg led0_r;reg7:0 rx_temp_data;/當前接收數據寄存器always (posedge clk or negedge rst_n)if(!rst_n) beginrx_temp_data = 8d0;num = 4d0;rx_data_r = 8d0;led0_r=1b0;endelse if(rx_int) begin/接收數據處理 led0_r=1b1;if(clk_bps) begin/讀取并保

30、存數據,接收數據為一個起始位，8bit數據，1或2個結束位case (num)4d1: rx_temp_data0 = rs232_rx;/鎖存第0bit4d2: rx_temp_data1 = rs232_rx;/鎖存第1bit4d3: rx_temp_data2 = rs232_rx;/鎖存第2bit4d4: rx_temp_data3 = rs232_rx;/鎖存第3bit4d5: rx_temp_data4 = rs232_rx;/鎖存第4bit4d6: rx_temp_data5 = rs232_rx;/鎖存第5bit4d7: rx_temp_data6 = rs232_rx;/鎖存

31、第6bit4d8: rx_temp_data7 = rs232_rx;/鎖存第7bitdefault: ;endcasenum = num+1b1;endelse if(num = 4d12) begin/我們的標準接收模式下只有1+8+1(2)=11bit的有效數據num = 4d0;/接收到STOP位后結束,num清零rx_data_r = rx_temp_data;/把數據鎖存到數據寄存器rx_data中led0_r=1b0;endendassign rx_data = rx_data_r;assign led0=led0_r;endmodule分頻模塊的描述module speed_s

32、elect(clk,rst_n,bps_start,clk_bps);input clk;/ / 50MHz主時鐘input rst_n;/低電平復位信號input bps_start;/接收到數據后，波特率時鐘啟動信號置位output clk_bps;/ clk_bps的高電平為接收或者發送數據位的中間采樣點defineBPS_PARA5207/波特率9600分頻點數define BPS_PARA_22603reg12:0t;reg clk_bps_r;reg2:0 uart_ctrl;/ uart?always (posedge clk or negedge rst_n) beginif(

33、!rst_n)t = 13d0;else if(cnt = BPS_PARA) | !bps_start)t = 13d0;/clear elset =t+1b1; endalways (posedge clk or negedge rst_n) beginif(!rst_n) clk_bps_r = 1b0;else if(cnt = BPS_PARA_2) clk_bps_r = 1b1;else clk_bps_r = 1b0; endassign clk_bps = clk_bps_r;endmodule2.3系統仿真驗證系統仿真分為兩個步驟進行，首先是關鍵模塊的仿真，驗證子系統功能的

34、正確性，然后是綜合仿真，驗證整個系統的功能。仿真環境是QuartusII 7.2。首先是分頻模塊的仿真。由仿真結果可看出bclk的時鐘周期為104us，與要求結果一致，頻率為9600Hz。圖2.9 分頻模塊仿真圖（9600Hz分頻）然后是發送模塊的仿真波形。下圖為發送模塊第一個字符發送的波形，第一個字符的數值為“01100110”，發送時低位先發送，因此仿真波形由時間的先后順序，其序列應為“01100110”，每一幀數據為10個bit，第一個bit為起始位，最后一個bit為停止位，可以看出，中間的八位為“01100110”,說明了仿真波形的正確性。圖2.10 發送模塊仿真圖下圖為接收模塊仿真圖

35、。設定的輸入信號為“10010110”。接收時將先接收到的數據作為低位，后接收到的數據作為高位，因此轉化成的并行數據應為“01101001”，因此仿真波形正確。圖2.11 接收模塊仿真圖第三部分 結果與分析3.1實現功能說明本實驗完成的RS232串口通信控制器，完成了課題要求的所有功能。由于頂層設計采用了子系統分模塊描述的方法，使得控制器具有很好的擴展性。可以在不改變系統框架和模塊間電路連接關系，增加其他模塊，實現其他功能。本課題中并沒有在數據幀中加入校驗位，僅僅實現了1位起始位，1位停止位和8位數據位的傳輸。初步實現了PC和FPGA之間的通信。數字系統的設計，真正的重點在于把系統層面的設計做

36、好，把系統狀態機設計完整，系統架構清晰，層次明確，穩定性好，可擴展和可移植性好，這樣的系統給到用戶，只要添加用戶模塊或者稍作修改即可完成非特定的功能。3.2器件資源分析在設計階段，對系統描述采用過多種方式，嘗試了多種描述，代碼的長度在增加，模塊在增多，但系統穩定性和可擴展性也在增強，層次結構和模塊設計也更加完善。設計之初對資源使用沒有多少概念，時常以軟件的思想描述硬件，在描述中使用乘法等資源耗費嚴重的操作，也曾使用過嵌套多層的IF-ELSE語句，產生很長的選擇器，降低了模塊的可靠性，增加處理延時。隨著設計的深入，加上反復求精的過程磨練，逐步對硬件描述綜合出的實際電路形式有了更多的理解，對延時和

37、資源占用有了初步概念。一個顯見的結論是描述代碼的長度和綜合后的電路形式與資源占用無必然聯系。需要關注編譯器在綜合時如何將verilog行為級描述轉化為結構化的門級電路，才能分析清楚資源占用率和電路結構。行為級描述可能與實際綜合的電路產生不一致，需要謹慎對待。圖3.1是QuartusII編譯工程后的綜合報告。邏輯單元占用率27%。圖3.1 QuartusII編譯綜合報告3.3故障和問題分析實驗中由于仔細設計了詳細劃分了子模塊、各模塊的實現都仔細進行了描述，故沒有出現太多的故障。由于以前對verilog語言的理解停留在很低的層次，甚至和C語言等軟件語言混為一談，沒有很好地理解狀態機、硬件并發性、數字系統設計的方法，主要的麻煩產生在verilog描述上。在查閱了諸多相關資料后對verilog的語法基本熟悉，從最初的類似C語言的風格到模塊初步成型、狀態機引入，再到最后全模塊化，自頂向下設計系統，完成verilog描述。最深的感受在于，開始時一心專注于代碼的編寫和語法的使用，忽視了系統設計，導致設計結果不令人