1、1958年，年，TI勝利開發出全球第一顆勝利開發出全球第一顆IC，意味著晶體管時代的終了，意味著晶體管時代的終了，IC時時代的正式開場，給電子工業尤其是計算機業帶來了宏大變革，它使個人計代的正式開場，給電子工業尤其是計算機業帶來了宏大變革，它使個人計算機的創呵斥為能夠。這是人類在算機的創呵斥為能夠。這是人類在20世紀電子技術領域的第三次艱苦突破。世紀電子技術領域的第三次艱苦突破。 IC的開展歷史閱歷了六個階段，分別是：的開展歷史閱歷了六個階段，分別是：1962年制造出包含年制造出包含12個晶體管的小規模集成電路個晶體管的小規模集成電路SSI(Small-Scale Integration)19

2、66年開展到集成度為年開展到集成度為1001000個晶體管的中規模集成電路個晶體管的中規模集成電路MSI(Medium-Scale Integration)19671973年，研制出年，研制出1000個至個至10萬個晶體管的大規模集成電路萬個晶體管的大規模集成電路LSILarge-Scale Integration)1977年研制出在年研制出在30平方毫米的硅晶片上集成平方毫米的硅晶片上集成15萬個晶體管的超大規模集成萬個晶體管的超大規模集成電路電路VLSIVery Large-Scale Integration)，這是電子技術的艱苦突破，這是電子技術的艱苦突破，從此真正邁入了微電子時代；從此

3、真正邁入了微電子時代；1993年隨著集成了年隨著集成了1000萬個晶體管的萬個晶體管的16M FLASH和和256M DRAM的研制的研制勝利，進入了特大規模集成電路勝利，進入了特大規模集成電路ULSI (Ultra Large-Scale Integration)時代；時代；1994年隨著集成了年隨著集成了1億個元件的億個元件的1G DRAM的研制勝利，進入了宏大規模集的研制勝利，進入了宏大規模集成電路成電路GSI(Giga Scale Integration)時代。時代。公用集成電路公用集成電路ASIC(Application Specific Integrated Circuit) 編碼

4、器編碼器 七段顯示譯碼器七段顯示譯碼器 譯碼器譯碼器 二進制并行加法器二進制并行加法器根本組合邏輯電路設計根本組合邏輯電路設計(3)(3)其他各位都是三個數相加，包括加數、被加數其他各位都是三個數相加，包括加數、被加數和低位來的進位。和低位來的進位。一、一、 加法器加法器1 1 0 11 0 0 1+ A=1101, B=1001， 計算計算A+B。011010011加法運算的根本規那么：加法運算的根本規那么：(1)(1)逢二進一。逢二進一。(2)(2)最低位是兩個數最低位的疊加，不需思索進位。最低位是兩個數最低位的疊加，不需思索進位。(4)(4)任何位相加都產生兩個結果：本位和、向高位任何位

5、相加都產生兩個結果：本位和、向高位的進位。的進位。用半加器實現用半加器實現用全加器實現用全加器實現1. 1. 半加器設計半加器設計 1+) 0 1 0+) 1 1 0+) 0 0 1+) 1 1 0進位進位C半加器真值表半加器真值表A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1S=AB+AB=A BC=AB 半加運算不思索從低位來的進位。半加運算不思索從低位來的進位。設：設：A-A-加數；加數；B-B-被加數；被加數；S-S-本位和；本位和；C-C-進位。進位。S=AB+AB=A BC=AB半加器邏輯電路圖半加器邏輯電路圖A&1BSCCOABSC規范符號

6、規范符號HAABSC2. 全加器設計全加器設計CI COAnBnCn-1SnCn本位加數本位加數低位向本位的進位低位向本位的進位本位和本位和本位向高位的進位本位向高位的進位 能對兩個1位二進制數進展相加并思索低位來的進位，即相當于3個1位二進制數相加，求得和及進位的邏輯電路稱為全加器。Cn-1 An Bn Sn Cn 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1全加器真值表全加器真值表能否用兩個半加器來能否用兩個半加器來實現全加器功能？實現全加器功能？ AiBi Ci-1 00 0

7、1 11 10 0 0 1 0 1 1 1 0 1 0 Si的的卡卡諾諾圖圖 AiBi Ci-1 00 01 11 10 0 0 0 1 0 1 0 1 1 1 Ci的的卡卡諾諾圖圖 17421 iiiiCBAmmmmSiiiiiiiiBACBABAmmC 153)(Sn = Cn-1 (An Bn)C n = AnBn+Cn-1(An Bn)An&1Bn&1Cn-1SnC n1全加器全加器由由2個半加器構成一個全加器個半加器構成一個全加器半加器半加器全加器的邏輯圖和邏輯符號全加器的邏輯圖和邏輯符號 =1 & & Ai Bi Ci-1 Si Ci (a) 邏邏輯

8、輯圖圖 (c) 國國標標符符號號 Ai Bi Ci-1 Si Ci Ai Bi Ci-1 Si Ci (b) 曾曾用用符符號號 CI CO & FA =1 =1 & FA =1 11 iiiiiiiCBCABAC 用與門、或門實現用與門、或門實現1111 iiiiiiiiiiiiiCBACBACBACBAS Si Ci 1 1 1 Ai Bi Ci-1 1 1 & & & & & & & iiiiiiCCBBAA 用與或非門實現用與或非門實現 AiBi Ci-1 00 01 11 10 0 0 1 0 1 1 1 0 1

9、0 Si的卡諾圖的卡諾圖 AiBi Ci-1 00 01 11 10 0 0 0 1 0 1 0 1 1 1 Ci的卡諾圖的卡諾圖 1111 iiiiiiiiiiiiiCBACBACBACBAS11 iiiiiiiCBCABAC先求先求SiSi和和CiCi。為此，合并值為。為此，合并值為0 0的最小項。的最小項。再取反，得：再取反，得：1111 iiiiiiiiiiiiiiCBACBACBACBASS11 iiiiiiiiCBCABACCCiSi & 1 & 1AiBiCi-11111111 iiiiiiiiiiiiiCBACBACBACBAS11 iiiiiiiCBCABAC

10、 實現多位二進制數相加的電路稱為加法器。實現多位二進制數相加的電路稱為加法器。1、串行進位加法器、串行進位加法器 C3 S3 C2 S2 C1 S1 C0 S0 C0-1 A3 B3 A2 B2 A1 B1 A0 B0 CO CI CO CI CO CI CO CI CI CI CI CI CI CI CI CI 加法器加法器 1001230123123233233323310012012122122212210010110111011100001000CPPPPGPPPGPPGPGCPGCCPSCPPPGPPGPGCPGCCPSCPPGPGCPGCCPSCPGCCPS2、并行進位加法器超前進

11、位加法器、并行進位加法器超前進位加法器 iiiBAG iiiBAP 本位進位生成項本位進位生成項本位運算結果本位運算結果11)( iiiiiiiiiCPGCBABAC進位表達式進位表達式11 iiiiiiCPCBAS和表達式和表達式4位超前進位加位超前進位加法器遞推公式法器遞推公式 S0 S1 S2 S3 C3 C0-1 A0 B0 A1 B1 A2 B2 A3 B3 =1 & & 1 P0 G0 P1 G1 P2 G2 P3 G3 1 1 =1 & & & & =1 & & & C0 C1 C2 1 & &

12、; =1 =1 =1 =1 & =1 & & 16 15 14 13 12 11 10 974LS283 1 2 3 4 5 6 7 8VCC B2 A2 S2 B3 A3 S3 C3TTL 加法器 74LS283 引腳圖 16 15 14 13 12 11 10 94008 1 2 3 4 5 6 7 8VDDB3C3 S3 S2 S1 S0 C0-1CMOS加法器 4008 引腳圖A3 B2 A2 B1 A1 B0 A0 VSSS1 B1 A1 S0 B0 A0 C0-1 GNDA15A12 B15B12 A11A8 B11B8 A7A4 B7B4 A3A0 B3B

13、0 S15S14S13S12 S11S10S9 S8 S7 S6 S5 S4 S3 S2 S1 S04 位加法器4 位加法器4 位加法器4 位加法器C15 C11 C7 C3 C0-1加法器的級連加法器的級連集成二進制集成二進制4位位超前進位加法器超前進位加法器1、8421 BCD碼轉換為余碼轉換為余3碼碼 BCD 碼碼 0 0 1 1 余余 3 碼碼 S3 S2 S1 S0 C3 C-1 A3 A2 A1 A0 B3 B2 B1 B0 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0 C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0 =1 =1 =1 =1

14、 被被加加數數/被被減減數數 加加數數/減減數數 加加減減控控制制 BCD碼碼+0011=余余3碼碼2、二進制并行加法、二進制并行加法/減法器減法器C0-10時，時，B0=B，電，電路執行路執行A+B運算；當運算；當C0-11時，時，B1=B，電路執，電路執行行AB=A+B運算。運算。加法器加法器 的運用的運用例例3 用一個用一個4位二進制并行加法器和六個與門設計一個位二進制并行加法器和六個與門設計一個乘法器，實現乘法器，實現AB,其中其中A=a3a2a1,B= b2b1. 解解 ：根據乘數和被乘數的取值范圍，可知乘積范圍處在：根據乘數和被乘數的取值范圍，可知乘積范圍處在021之間。故該電路應

15、有之間。故該電路應有5個輸出，設輸出用個輸出，設輸出用Z5 Z4 Z3 Z2 Z1表示，兩數相乘求積的過程如下：表示，兩數相乘求積的過程如下： 被乘數被乘數 a3 a2 a1 乘數乘數 b2 b1 a3b1 a2b1 a1b1 a3b2 a2b2 a1b2 Z5 Z4 Z3 Z2 Z1 例例4 用用4位二進制并行加法器設計一個用余位二進制并行加法器設計一個用余3碼表碼表示的示的1位十進制數加法器。位十進制數加法器。 解解 : 根據余根據余3碼的特點，兩個余碼的特點，兩個余3碼表示的十進制數相加時，需碼表示的十進制數相加時，需求對相加結果進展修正。修正法那么是：假設相加結果無進位產求對相加結果進

16、展修正。修正法那么是：假設相加結果無進位產生，那么生，那么和和需求減需求減3；假設相加結果有進位產生，那么；假設相加結果有進位產生，那么和和需需求加求加3。 據此，可用兩片據此，可用兩片4位二進制并行加法器和一個反相器實現給定位二進制并行加法器和一個反相器實現給定功能，邏輯電路圖如圖功能，邏輯電路圖如圖7.6所示。其中，片所示。其中，片用來對兩個用來對兩個1位十進位十進制數的余制數的余3碼進展相加，片碼進展相加，片用來對相加結果進展修正。修正控用來對相加結果進展修正。修正控制函數為片制函數為片的進位輸出的進位輸出FC4，當，當FC4=0時，將片時，將片的的和和輸出輸出送至片送至片，并將其加上二

17、進制數，并將其加上二進制數1101(即采用補碼實現運算結果即采用補碼實現運算結果減二進制數減二進制數0011)；當；當FC4=1時，將片時，將片的的和和輸出送至片輸出送至片，并將其加上二進制數并將其加上二進制數0011，片，片的的和和輸出即為兩余輸出即為兩余3碼相加的碼相加的和和數。數。 能對兩個能對兩個1 1位二進制數進展相加而求得和及進位位二進制數進展相加而求得和及進位的邏輯電路稱為半加器。的邏輯電路稱為半加器。能對兩個能對兩個1 1位二進制數進展相加并思索低位來的位二進制數進展相加并思索低位來的進位，即相當于進位，即相當于3 3個個1 1位二進制數的相加，求得和及位二進制數的相加，求得和

18、及進位的邏輯電路稱為全加器。進位的邏輯電路稱為全加器。實現多位二進制數相加的電路稱為加法器。按實現多位二進制數相加的電路稱為加法器。按照進位方式的不同，加法器分為串行進位加法器和照進位方式的不同，加法器分為串行進位加法器和超前進位加法器兩種。串行進位加法器電路簡單、超前進位加法器兩種。串行進位加法器電路簡單、但速度較慢，超前進位加法器速度較快、但電路復但速度較慢，超前進位加法器速度較快、但電路復雜。雜。加法器除用來實現兩個二進制數相加外，還可加法器除用來實現兩個二進制數相加外，還可用來設計代碼轉換電路、二進制減法器和十進制加用來設計代碼轉換電路、二進制減法器和十進制加法器等。法器等。加法器加法

19、器 小小 結結二、二、 譯碼器譯碼器 譯碼是編碼的逆過程，是對具有特定含義譯碼是編碼的逆過程，是對具有特定含義的輸入代碼進展的輸入代碼進展“翻譯，將其轉化成相應翻譯，將其轉化成相應的輸出信號。的輸出信號。 常見譯碼器有二進制譯碼器、二常見譯碼器有二進制譯碼器、二- -十進制譯十進制譯碼器和數字顯示譯碼器。碼器和數字顯示譯碼器。 譯碼器就是能完成譯碼功能的邏輯部件，譯碼器就是能完成譯碼功能的邏輯部件，它是多輸入、多輸出的組合邏輯電路。它是多輸入、多輸出的組合邏輯電路。 二進制譯碼器常用類型二進制譯碼器常用類型: :2線線 4線譯碼器線譯碼器 型號型號: 74LS3 線線 8線譯碼器線譯碼器 型號

20、型號: 74LS4 線線 16線譯碼器線譯碼器 型號型號: 74LS154用途用途: : 計算機中的地址譯碼電路計算機中的地址譯碼電路(1) 2 線線 4線譯碼器線譯碼器 A1A0Y1Y3Y0Y2真值表真值表Y2A1 A0Y1Y30 0 1 1 1 00 1 1 1 0 11 0 1 0 1 11 1 0 1 1 1 Y0Y0畫關于畫關于 的卡諾圖的卡諾圖A1A001111100Y0=A1 + A0 =A1A0寫出關于寫出關于 的邏輯式的邏輯式Y0 同理寫出其他輸出量的邏輯式同理寫出其他輸出量的邏輯式Y0=A1 + A0 =A1A0Y1=A1 + A0 =A1A0Y2=A1 + A0 =A1A

21、0Y3=A1 + A0 =A1A011&Y0 Y1 Y2 Y3 A1A074LS(2) 3線線8線譯碼器線譯碼器74LSA0A1A2Y0Y1Y7A2 A1 A00 0 0 只只 =0Y00 0 1 只只 =0Y11 1 1 只只 =0Y7(邏輯電路設計略邏輯電路設計略,設計方法同設計方法同24譯碼器譯碼器)74LS引腳陳列圖和邏輯符號引腳陳列圖和邏輯符號輸輸 入入S1 S2+S3 A2 A1 A0輸輸 出出Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y71 0 0 0 01 0 0 0 11 0 0 1 01 0 0 1 11 0 1 0 01 0 1 0 11 0 1 1 01 0 1

22、 1 10 d d d dd 1 d d d0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 01 1 1 1 1 1 1 11 1 1 1 1 1 1 174LS譯碼器真值表譯碼器真值表 (3) 4線線16線譯碼器線譯碼器74LS154(邏輯電路設計略邏輯電路設計略,設計方法同設計方法同24譯碼器譯碼器)0 0 0 1 只只 =0A2 A1 A00 0 0 0 只只 =0Y0Y11 1 1 1 只只 =0Y

23、15A3A0A1A2Y0Y1Y15A3 解解 : 給定的邏輯函數有給定的邏輯函數有4個邏輯變量，可采用個邏輯變量，可采用4-16線的譯碼器和與非門實現。線的譯碼器和與非門實現。 也可以充分利用譯也可以充分利用譯碼器的使能輸入端，用碼器的使能輸入端，用3-8線譯碼器實現線譯碼器實現4變量邏變量邏輯函數。輯函數。 將邏輯變量將邏輯變量B、C、D分別接至片分別接至片和片和片的輸入端的輸入端A2、A1、A0，邏輯變量，邏輯變量A接至片接至片的使能端和片的使能端和片的使能端的使能端S1。這樣，當輸入變量。這樣，當輸入變量A=0時，片時，片任任務，片務，片 制止，由片制止，由片產生產生m0m7 ；當；當A

24、=1時，片時，片任務，片任務，片制止，由制止，由片片產生產生m8m15。將譯碼器輸出中與函數相關的項進展。將譯碼器輸出中與函數相關的項進展與非與非運算，即運算，即可實現給定函數可實現給定函數F的功能。的功能。譯碼器的運用舉例譯碼器的運用舉例:(1) 模擬信號多路轉換的數字控制模擬信號多路轉換的數字控制 輸入模擬電壓輸入模擬電壓模擬電子開關模擬電子開關u0u1u2u3譯碼器譯碼器A1A0Y0 Y1 Y2 Y3u輸出模擬電壓輸出模擬電壓數字控制信號數字控制信號(2) 計算機中存儲器單元及輸入輸出接口的尋址計算機中存儲器單元及輸入輸出接口的尋址0單元單元1單元單元2單元單元3單元單元控制門控制門控制

25、門控制門控制門控制門控制門控制門譯碼器譯碼器A1A0Y0Y1Y2Y3或接口單元或接口單元存儲器單元存儲器單元 計算機計算機 中央控制中央控制 單元單元 (CPU)數據線數據線地址線地址線 單元選擇線單元選擇線 二二-十進制譯碼器的功能十進制譯碼器的功能: 將將4位位BCD碼的碼的10組代碼翻譯成組代碼翻譯成10個十進制數個十進制數字符號對應的輸出信號。字符號對應的輸出信號。 二二-十進制譯碼器十進制譯碼器74LS42譯碼器引腳陳列圖譯碼器引腳陳列圖 74XX42 BCD十進制譯碼器功能表十進制譯碼器功能表數數字字BCD輸入輸入十進制輸出十進制輸出DCBA012345678900 0 0 0LH

26、HHHHHHHH10 0 0 1HLHHHHHHHH20 0 1 0HHLHHHHHHH30 0 1 1HHHLHHHHHH40 1 0 0HHHHLHHHHH50 1 0 1HHHHHLHHHH60 1 1 0HHHHHHLHHH70 1 1 1HHHHHHHLHH81 0 0 0HHHHHHHHLH91 0 0 1HHHHHHHHHL無無效效1 0 1 0HHHHHHHHHH1 0 1 1HHHHHHHHHH1 1 0 0HHHHHHHHHH1 1 0 1HHHHHHHHHH1 1 1 0HHHHHHHHHH1 1 1 1HHHHHHHHHH 顯示譯碼器顯示譯碼器二二-十進十進制編碼制編碼

27、顯示譯顯示譯碼器碼器顯示顯示器件器件在數字系統中，經常需求將運算結果用在數字系統中，經常需求將運算結果用人們習慣的十進制顯示出來，這就要用到人們習慣的十進制顯示出來，這就要用到顯示譯碼器。顯示譯碼器。顯示器件：顯示器件：常用的是七段顯示器件常用的是七段顯示器件七段七段LED顯示器數碼管顯示器數碼管abcdefgabcdfga b c d e f g1 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 1e十進制數十進制數 A3A2A1A0 Ya Yb Yc Yd Ye Yf Yg 顯示字顯示字形形 0 0 0 0 0 1 1 1 1 1 1 0 0 1 0 0 0 1 0

28、 1 1 0 0 0 0 1 2 0 0 1 0 1 1 0 1 1 0 1 2 3 0 0 1 1 1 1 1 1 0 0 1 3 4 0 1 0 0 0 1 1 0 0 1 1 4 5 0 1 0 1 1 0 1 1 0 1 1 5 6 0 1 1 0 0 0 1 1 1 1 1 6 7 0 1 1 1 1 1 1 0 0 0 0 7 8 1 0 0 0 1 1 1 1 1 1 1 8 9 1 0 0 1 1 1 1 0 0 1 1 9 七七段段顯顯示示譯譯碼碼電電路路真真值值表表A3A2A1A000110100100111101111111000無所謂項無所謂項當當1 1處置處置先設計輸

29、出先設計輸出YaYa的邏輯表示式及電路圖的邏輯表示式及電路圖Ya=A3+A2A0+A2A1+A2A0=A3 A2A0A2A1A2A0 A3A2A1A0 A3A2A1A0 YaYa0 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 1 01 0 0 0 1 02 0 0 1 0 1 2 0 0 1 0 1 3 0 0 1 1 1 3 0 0 1 1 1 4 0 1 0 0 0 4 0 1 0 0 0 5 0 1 0 1 1 5 0 1 0 1 1 6 0 1 1 0 0 6 0 1 1 0 0 7 0 1 1 1 1 7 0 1 1 1 1 8 1 0 0 0 1 8 1 0 0 0

30、 1 9 1 0 0 1 19 1 0 0 1 1以同樣的方法可設計出以同樣的方法可設計出Yb-YgYb-Yg的邏輯表示式及其的邏輯表示式及其電路圖；將一切電路圖畫在一同，就得到總電電路圖；將一切電路圖畫在一同，就得到總電路圖。路圖。將此電路圖集成化，將此電路圖集成化，得到七段顯示譯碼器得到七段顯示譯碼器的集成電路的集成電路74LS4874LS4874LS48GNDVcc電源電源5V5V地地A3A2A1A0YaYaYbYbYdYdYfYfYeYeYgYgYcYcLTIBIBR七段數碼管顯示譯碼器七段數碼管顯示譯碼器IB為為0 0時，使時，使Ya-Yg=0Ya-Yg=0，全滅。熄滅，全滅。熄滅I

31、BR 為為0 0，且，且A3A3A0A00 0時，使時，使Ya-Yg=0Ya-Yg=0，全零。，全零。控制端控制端控制端控制端七段數碼管顯示譯碼器七段數碼管顯示譯碼器輸入數據輸入數據輸出輸出為為0 0時，使時，使Ya-Yg=1,Ya-Yg=1,亮亮“8“8，闡明任務正常。測，闡明任務正常。測試試LT：測試端：測試端LTIB：滅燈端：滅燈端( (輸入輸入) )IBR：滅零輸入端：滅零輸入端：滅零輸出端：滅零輸出端YBR控制端功能控制端功能74LS48GNDVcc電源電源5V5V地地A3A2A1A0YaYaYbYbYdYdYfYfYeYeYgYgYcYcLTIBRIB/ YBRYBR，當，當IBR

32、IBR0 0且且A3A3A0A00 0時，時，YBRYBR0 0；否那么；否那么YBRYBR1 1七段顯示譯碼器七段顯示譯碼器74LS4874LS48與數碼管的銜接與數碼管的銜接5V5Va ab bc cd de ef fg g74LS4874LS48(T339)(T339)GNDGNDVccVcc電源電源5V5VA3A3A2A2A1A1A0A0YaYaYbYbYdYdYfYfYeYeYgYgYcYcLTLTIBIBIBIBR R輸入信號輸入信號此三控制端不用時，經此三控制端不用時，經過電阻接高電平。過電阻接高電平。BCDBCD碼碼編碼是譯碼的反過程，是給不同的輸入信號分配編碼是譯碼的反過程，

33、是給不同的輸入信號分配一個二進制代碼的過程一個二進制代碼的過程 根據編碼信號的不同，可分為二進制編碼器和二根據編碼信號的不同，可分為二進制編碼器和二-十進制編碼器十進制編碼器(又稱十進制又稱十進制-BCD碼編碼器碼編碼器) 根據對被編碼信號的不同要求，可分為普通編碼根據對被編碼信號的不同要求，可分為普通編碼器和優先編碼器器和優先編碼器 普通二進制編碼器給出輸入的信號對應的二進制普通二進制編碼器給出輸入的信號對應的二進制編碼，有編碼，有2n個輸入信號和個輸入信號和n個輸出信號，稱為個輸出信號，稱為2n：n線編碼器。二線編碼器。二-十進制編碼器的輸入信號是互斥十進制編碼器的輸入信號是互斥的，即任何

34、時候只允許一個輸入端為有效信號。的，即任何時候只允許一個輸入端為有效信號。 三、三、 編碼器編碼器1、8421 BCD碼編碼器碼編碼器輸入輸入1010個互斥的數碼個互斥的數碼輸出輸出4 4位二進制代碼位二進制代碼真真值值表表9753197531076327632176547654298983IIIIIIIIIIYIIIIIIIIYIIIIIIIIYIIIIY邏輯表達式邏輯表達式I9 I8 I7I6I5I4 I3I2 I1 I0Y3 Y2 Y1 Y0(a) 由或門構成1111I9 I8 I7I6I5I4 I3I2 I1 I0(b) 由與非門構成Y3 Y2 Y1 Y0&邏輯圖邏輯圖2、優先

35、編碼器、優先編碼器輸入不是互斥的數碼輸入不是互斥的數碼輸出輸出4 4位二進制代碼可識別輸入信號的位二進制代碼可識別輸入信號的優先級別優先級別 優先編碼器就是優先編碼器就是 在輸入端有多個有效信號時，按在輸入端有多個有效信號時，按照優先級的順序對優先級高的進展編碼的編碼器，照優先級的順序對優先級高的進展編碼的編碼器，低優先級的不進展編碼。低優先級的不進展編碼。 留意書中留意書中page238頁的真值表，表中頁的真值表，表中“d代表恣代表恣意項，可以看出同時幾個輸入信號有效時，編碼意項，可以看出同時幾個輸入信號有效時，編碼器將輸出優先級最高的那個輸入信號所對應的二器將輸出優先級最高的那個輸入信號所

36、對應的二進制編碼，這里是進制編碼，這里是I7優先級最高，并且是低電平優先級最高，并且是低電平有效。有效。分析：一片分析：一片74LS148只能對只能對8路中斷懇求進路中斷懇求進展判決并編碼，但可展判決并編碼，但可設法運用其提供的擴設法運用其提供的擴展功能，用多片級聯展功能，用多片級聯的方法使其實現對的方法使其實現對16路甚至更多路中斷懇路甚至更多路中斷懇求進展判決并編碼。求進展判決并編碼。 集成組合邏輯電路集成組合邏輯電路從多個數據中選擇出一個數據通道，也叫多路轉換器從多個數據中選擇出一個數據通道，也叫多路轉換器其功能類似一個多投開關，是一個多輸入、單輸其功能類似一個多投開關，是一個多輸入、單

37、輸出的組合邏輯電路。出的組合邏輯電路。D D0 0D1D1F FA A輸入輸入輸出輸出控制控制 2 2選選1 1數據選擇器數據選擇器1 1& & &D0D0D1D1A A 1 1F F A F A F 0 D0 0 D0 1 D1 1 D1F= AD0 + AD1F= AD0 + AD1輸入數據輸入數據輸出數據輸出數據控制信號控制信號集成化集成化D0D0D1D1Y YA A型號型號:74LS157:74LS157 4 4選選1 1數據選擇器數據選擇器( (集成電路型集成電路型號號:74LS153):74LS153) A1 A0 Y A1 A0 Y 0 0 0 0 D0D

38、0 0 1 0 1 D1D1 1 0 1 0 D2D2 1 1 1 1 D3 D3 Y=A1A0D0 + A1A0D1 + A1A0D2 + Y=A1A0D0 + A1A0D1 + A1A0D2 + A1A0D3A1A0D3D0D0A0A0D3D3D2D2D1D1A1A1Y YY=A1A0D0 + A1A0D1 + A1A0D2 + Y=A1A0D0 + A1A0D1 + A1A0D2 + A1A0D3A1A0D3& & & & 1 1DODOD1D1D2D2D3D311YA0A0A1A1& & &1 12 23 34 45 56 6&a

39、mp; & &7 78 89 91010111112121313141415151616地地1Y1Y1D01D01D11D11D21D21D31D3A1A12S2S2D22D22Y2Y2D02D02D12D12D32D3A0A0電源電源1S1STTLTTL集成電路：雙集成電路：雙4 4選選1 1數據選擇器數據選擇器型號型號:74LS153:74LS153國產國產T1153-T4153)T1153-T4153)輸出輸出輸入輸入A0A0 A1A1S SY Y1 10 00 0 00 0 00 1 00 1 01 0 01 0 01 1 01 1 0D0D0D1D1D2D2D3D3如

40、何用四選一選擇器構成八選一選擇器如何用四選一選擇器構成八選一選擇器? ? & 18 8選選1 1數據選擇器數據選擇器-74LS151-74LS151 16 15 14 13 12 11 10 9 74LS151 1 2 3 4 5 6 7 8 VCC D4 D5 D6 D7 A0 A1 A2 D3 D2 D1 D0 Y Y S GND 70012701210120iiimDAAADAAADAAADY70012701210120iiimDAAADAAADAAADYS0時數據選擇器數據選擇器74LS151的擴展的擴展 Y Y74LS151(2)D7 D0 A2A1A0 EN Y Y74LS

41、151(1)D7 D0 A2A1A0 EN11D15 D8D7 D0A3A2A1A0S2S1Y2Y1YY2Y1數據選擇器實現邏輯函數數據選擇器實現邏輯函數原理：從前述分析可知，數據選擇器是地址選擇變量的最原理：從前述分析可知，數據選擇器是地址選擇變量的最小項輸出器；而任何一個邏輯函數都可以表示為最小項之小項輸出器；而任何一個邏輯函數都可以表示為最小項之和的規范方式。因此，用數據選擇器可以很方便地實現邏和的規范方式。因此，用數據選擇器可以很方便地實現邏輯函數。輯函數。方法：表達式比較法公式法；卡諾圖比較法。方法：表達式比較法公式法；卡諾圖比較法。1 1當邏輯函數的變量個數和數據選擇器的地址輸入變

42、量個當邏輯函數的變量個數和數據選擇器的地址輸入變量個數一樣時，可直接用數據選擇器來實現邏輯函數。數一樣時，可直接用數據選擇器來實現邏輯函數。2 2當邏輯函數的變量個數多于數據選擇器的地址輸入變量當邏輯函數的變量個數多于數據選擇器的地址輸入變量個數時，應分別出多余的變量，將余下的變量分別有序地個數時，應分別出多余的變量，將余下的變量分別有序地加到數據選擇器的地址輸入端上。加到數據選擇器的地址輸入端上。確定數據選擇器確定數據選擇器確定地址變量確定地址變量 2 1 ABCBACBALn n個地址變量的個地址變量的數據選擇器，數據選擇器，不需求添加門不需求添加門電路，最多可電路，最多可實現實現n n1

43、 1個變個變量的函數。量的函數。3 3個變量，選用個變量，選用4 4選選1 1數據選擇器。數據選擇器。A1=AA1=A、A0=BA0=B邏輯函數邏輯函數 1 選用選用74LS15374LS153 2 74LS15374LS153有兩個有兩個地址變量。地址變量。求求DiDi 3 1公式法公式法函數的規范與或表達式：函數的規范與或表達式：103210mmCmCmABCBACBAL4 4選選1 1數據選擇器輸出信號的表達式：數據選擇器輸出信號的表達式：33221100DmDmDmDmY比較比較L L和和Y Y，得：，得：103210DDCDCD、 3 畫連線圖畫連線圖 4 4 C C 0 1 A B

44、 0 Y 74LS153 D0 D1 D2 D3 A1 A0 S L 求求DiDi的的方法方法2真值表法真值表法C=1時時L=1，故故D0=CL=0，故，故D2=0L=1，故，故D3=1C=0時時L=1，故故D1=C求求DiDi的方的方法法3圖形法圖形法 AB C000111100011011010D0D1D3D2103210DDCDCD、)13,12,11,10, 9 , 5 , 4 , 3 , 0(),(mDCBAL用數據選擇器實現函數：用數據選擇器實現函數：例例選用選用8 8選選1 1數據選擇器數據選擇器74LS15174LS151設設A2=AA2=A、A1=BA1=B、A0=CA0=C

45、 ABCD00011110001110010111111001100001求求DiDiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1D D 1 0 D 1 1 0 A B C 0LY74LS151D0 D1 D2 D3 D4 D5 D6 D7 A2 A1 A0 EN畫連線圖畫連線圖1 1. .器具有器具有n n個地址端的數據選擇器實現個地址端的數據選擇器實現n n變量函數變量函數 例例1 1 用用8 8選選1 1數據選擇器實現邏輯函數數據選擇器實現邏輯函數Y=AB+AC+BCY=AB+AC+BC。解：解：A：表達式比較法求解。：表達式比較法求解。 1將函數表達式轉換為規范與將

46、函數表達式轉換為規范與-或表達式如下：或表達式如下：7653mmmmABCCABCBABCABCACABY2令令A=A2、B=A1、C=A0，將上述表達式與，將上述表達式與8選選1數據選擇器輸出函數表達式比較可得：數據選擇器輸出函數表達式比較可得：7766554433221100DmDmDmDmDmDmDmDmYD0=D1=D2=D4=0，D3=D5=D6=D7=1解：解：B：卡諾圖比較法求解。：卡諾圖比較法求解。 1分別作出邏輯函數卡諾圖和分別作出邏輯函數卡諾圖和8選選1數據選擇器卡諾圖數據選擇器卡諾圖如下如下2令令A=A2、B=A1、C=A0，比較兩個卡諾圖可得：，比較兩個卡諾圖可得：D0

47、=D1=D2=D4=0，D3=D5=D6=D7=12 2. .有有n n個地址端的數據選擇器實現個地址端的數據選擇器實現m m變量函變量函數數mnmn 普通將卡諾圖的變量數稱為該圖維數。假設把某些變量也作為卡諾圖小普通將卡諾圖的變量數稱為該圖維數。假設把某些變量也作為卡諾圖小方格內的值，那么會減小圖的維數，這種圖稱為降維圖。方格內的值，那么會減小圖的維數，這種圖稱為降維圖。 當函數輸入變量的數目大于數據選擇器的地址端的數目，只需將函數卡當函數輸入變量的數目大于數據選擇器的地址端的數目，只需將函數卡諾圖的維數降到與選擇器卡諾圖的維數一樣，兩個卡諾圖的才干一一對應。諾圖的維數降到與選擇器卡諾圖的維數一樣，兩個卡諾圖的才干一一對應。也就是說，對于函數輸入變量多于選擇器地址端的電路設計，必需先對函數也就是說，對于函數輸入變量多于選擇器地址端的電路設計，必需先對函數的卡諾圖進展維圖。的卡諾圖進展維圖。 以下舉例闡明降