1、湖南人文科技學院課程設計報告課程名稱：VHDL語言與EDA課程設計設計題目：調幅信號發生器設計系別：通信與控制工程系專業：電子信息工程班 級： 2009 級1班學生姓名：顏銳 李昌華學 號：09409143 09409124起止日期：起12年06月11日 2012年06月22日指導教師：田漢平 岳舟教研室主任：侯海良指導教師評語：指導教師簽名：年 月 日項目成權重成績顏銳李昌華1、設計過程中出勤、學習態度等 方面0.22、課程設計質量與答辯0.53、設計報告書寫及圖紙規范程度0.3總成績教研室審核意見:教研室主任簽字：年 月 日教學系審核意見:主任簽字：年 月日在通信系統中，調制解調方式常常決

2、定了一個通信系統的性能，而幅度調制是一種 應用很廣的連續波調制方式。在實際電路的設計過程中，要設計一個幅度模擬調制電路 （am電路）是相當復雜的，而且要修改其中的調幅指數也不方便。但隨著現代電子技術的日趨成熟，采用Matlab/Simulink下建立相應的通信系統的數學模型，然后在FPGA中以全數字化方法實現系統中的關鍵模塊是一種切實有效的方法。Altera公司推出的DSP Builder工具將系統數學模型的建立和通信系統開發結合起來，大大提高了通信系 統的開發效率。文中首先分析了調幅信號發生器的數學表達式，然后根據其數學表達式，在matlab/simulink下建立相應的數學模型，然后利用

3、DSP Builder模塊庫的 SignalCompiler工具將此模型轉換為VHDL語言，最后在QuartusII中對其進行編譯直至 下載到FPGA中，實現相應的電路。這種設計方法可以快速進行數字信號處理器的設計， 而且又便于修改和擴充其功能，整個設計思路靈活，圖形界面簡單直觀，開發周期短。關鍵詞：數學模型，調幅信號，調制度，現場可編程門電路11設計要求 12前言 13方案對比 13.1 方案一 13.2 方案二 23.3 方案選擇 44各功能模塊分析 44.1 調制信號 44.2 多路選擇器 44.3 載波信號 44.4 載波頻率算法 45調試過程 55.1 技術問題 55.2 現象記錄

4、56結論 57元器件及儀器設備明細表 68參考文獻 69致謝 710、 附錄 710.1 附錄 1 710.2 附錄 2 12調幅信號發生器設計1設計要求能將FPGA內部產生的低頻信號進行調制，也能選擇外部輸入的幅度小于4V的低頻信號進行調制，輸出信號的載波頻率為100KHz。輸出波形峰峰值大于2V。2前言目前的FPGA技術得到了極大的擴展，資源容量和工作頻率都有了很大的提高，市 場中XILINX 和ALTERA公司的FPGA芯片都是很好的選擇。而且其都支持主流的硬 件編程語言VHDL和VERILOG。在FPGA中，相位累加器和相位調制器都可通過加法 器來實現。如果要實現對幅度的調制則可在正弦

5、查找表后插入一個乘法器來實現。在用 FPGA設計的過程中，整個流程都采用系統時鐘產生和控制，所以其各個部分的時序和 同步性需要認真對待，還有考慮到加法器以及乘法器等對資源的使用情況，進位鏈或流 水線技術都可以考慮進行利用。3方案對比3.1 方案一利用單片機將模擬電路實現部分數字化，從而使硬件設計更為簡單，圖3-1為簡化結 構框圖。由外部接口、單片機、D/ A轉換器、數碼顯示和示波器組成。軟件程序經編 譯后寫到單片機CPU中,將軟件程序數據表中對應調幅波數字量由 D/ A轉換器轉換為 模擬信號，頻率值通過數碼管來顯示，也可在示波器上觀察到實際的調幅波。1數碼顯示外 部接口圖3-1圖3-2為信號發

6、生器電路原理圖,主要有8051CPU、DAC0832、LM324、插座等外 圍電路組成，8051外接12MHz晶振和復位電路，以滿足電路正常工作。J1插座可接到面 板上,外接相應的按鈕來改變信號的幅度和頻率，其中1、2用于改變信號的幅度，3、4、5、6用于改變信號的頻率。J2插座用來外界/U出數碼顯示，VCC是電源端，GND是地端,電壓范圍為3.65 V。s?sislZ卷 出 煙DAC0K32e U 215圖3-23.2 方案二(1.1)Fdr是載波信號，Fam是調制信號，m是調制度調幅信號表達式為：F =Fdr*(1+Fam*m)式中：F是調制后的輸出信號(0m1)。Fdr和Fam都是有符號

7、函數。圖3-3為調幅信號發生器的總體框圖圖3-3根據幅度調制信號調幅原理，可以在 Matlab/Simulink下利用DSP Builder來建立 幅度調制信號模型。可以在Matlab/Simulink作出圖3-4所示的電路模型。其中ADDER、 Dly、Bus、BusConversion、LMT 構成一個DDS模塊，產生調制信號。進入乘法器 Product 的a端；進入b端的是Mux的輸出，這是一個8選1的多路選擇器，對預設好的8 個調制度數據進行選擇，這里設置的調制度分別從0.9到0.1共8個調制度值，選通信 號由SL輸入。ADDER2將乘積(乘積項取高8位整數)與128相加。由于是8位乘

8、積，故128 類似于1.1式中的1。和進入第2個乘法器Product1的a端。元件 ADDER1、Dly1、BusConversion1、Bus1、LUT1 構成另一個 DDS 模塊，產 生載波信號。進入乘法器 Product1的b端，即得到調幅模擬信號，然后將此調幅模擬 信號經10位DAC轉換后輸出，即得到模擬調幅模擬信號。Cst1輸入的數據控制調制信 號頻率；Cst2輸入的數據控制載波信號頻率；SL1的數據控制調制度；SL2選擇內外信 號調制。MlkC/njrijn整6nmrrH2CorrdjntZn*E*-1 Mulbp-li-ErAddr 5uMijie: 0);signal SL1s

9、td_logic_vector(2 downto 0):=(others=0);signal SL2 :std_logic:=0;signal AM_OUTsignal SIGNAL_OUTstd_logic_vector(9 downto 0);std_logic_vector(7 downto 0);component untitledport(clock:in std_logic ;sclrp:in std_logic ;Input1:in std_logic_vector(7downto 0);SL1:in std_logic_vector(2 downto 0);SL2:in std

10、_logic;AM_OUT : out std_logic_vector(9 downto 0);SIGNAL_OUT : out std_logic_vector(7 downto 0); end component ;Beginassert (10) report altversion severity Note;-Sampling clock process generationClkPr : processbeginwait for ClockPeriod/2;clock = not clock;end process ClkPr;-System Reset : Initializat

11、ion of Altera Registers sReadSimulinkStimuli =0 when (CountClock4) else 1;WriteStimuli = not SystemReset;ctime:process(clock)beginif clockevent and clock=0 thenCountClock = CountClock+1;SystemReset clock,sclrp= SystemReset,Input1= Input1,SL1=SL1,SL2=SL2,AM_OUT = AM_OUT,SIGNAL_OUT = SIGNAL_OUT);-Read

12、ing Simulink Input Stimuli Input1 from the file Input1.salt pInput1:process(clock)file InputIFile : text open read_mode is DSPBuilder_untitled/Input1.salt; variable Inputlint: integer ;variable InputILine: line ;beginif (not endfile(InputlFile) and (sReadSimulinkStimuli=1) thenif clockevent and cloc

13、k=0 thenreadline(Input1file,Input1Line);read(Input1Line,Input1int);Inputl = int2sstd( Input1Int,8);end if ;end if ; end process ;-Reading Simulink Input Stimuli SL1 from the file SL1.salt pSL1:process(clock)file SLIFile : text open read_mode is DSPBuilder_untitled/SL1.salt;variable SLIInt: integer ;

14、variable SLILine: line ;beginif (not endfile(SLIFile) and (sReadSimulinkStimuli=1) thenif clockevent and clock=0 thenreadline(SL1file,SL1Line);read(SL1Line,SL1int);SL1 = int2sstd( SL1Int,3);end if ;end if ;end process ;-Reading Simulink Input Stimuli SL2 from the file SL2.salt pSL2:process(clock)fil

15、e SL2File : text open read_mode is DSPBuilder_untitled/SL2.salt;variable SL2Int: integer ;variable SL2Line: line ;beginif (not endfile(SL2File) and (sReadSimulinkStimuli=1) thenif clockevent and clock=0 thenreadline(SL2file,SL2Line);read(SL2Line,SL2int);SL2 left, field=5);writeline(oFile,traceline);

16、end if ;end if ;end process ;-Writing Output Signal SIGNAL_OUT in the file SIGNAL_OUT”.txtpSIGNAL_OUT:process(clock)file oFile : text open write_mode is SIGNAL_OUT.txt;variable traceline : line ;beginif WriteStimuli=1 thenif clockevent and clock=1 thenwrite(traceline, conv_integer(0 & SIGNAL_OUT),ju

17、stified=left, field=5);writeline(oFile,traceline);end if ;end if ;end process ;end architecture tbDspBuilder;10.2附錄2timescale 1ns / 1psmodule tb_untitled;/ Input Signalsreg clock;integer fopenok_stimuli;reg SystemReset;reg 7:0 Inputl;integer Input1_stimuli, Input1_valinteger ;reg 2:0 SL1;integer SL1

18、_stimuli, SL1_valinteger ;reg SL2;integer SL2_stimuli, SL2_valinteger ;/ Output Signalswire 9:0 AM_OUT;integer AM_OUT_stimuli, AM_OUT_valinteger ;wire 7:0 SIGNAL_OUT;integer SIGNAL_OUT_stimuli, SIGNAL_OUT_valinteger ;initialbeginfopenok_stimuli =1;Input1_stimuli = $fopen (DSPBuilder_untitledInput1.s

19、alt,r);if (Input1_stimuli=0) fopenok_stimuli=0;if (Input1_stimuli=0) $display(DSP Builder Warning : unable to open input stimuli files DSPBuilder_untitledInput1.salt);SL1_stimuli = $fopen (DSPBuilder_untitledSL1.salt,r);if (SL1_stimuli=0) fopenok_stimuli=0;if (SL1_stimuli=0) $display(DSP Builder War

20、ning : unable to open input stimuli files DSPBuilder_untitledSL1.salt);SL2_stimuli = $fopen (DSPBuilder_untitledSL2.salt,r);if (SL2_stimuli=0) fopenok_stimuli=0;if (SL2_stimuli=0) $display(DSP Builder Warning : unable to open input stimuli files DSPBuilder_untitledSL2.salt);AM_OUT_stimuli = $fopen (

21、AM_OUT.txt);if (AM_OUT_stimuli=0) fopenok_stimuli=0;if (AM_OUT_stimuli=0) $display(DSP Builder Warning : unable to open input stimuli files AM_OUT.txt);SIGNAL_OUT_stimuli = $fopen (SIGNAL_OUT.txt);if (SIGNAL_OUT_stimuli=0) fopenok_stimuli=0;if (SIGNAL_OUT_stimuli=0) $display(DSP Builder Warning : un

22、able to open input stimuli files SIGNAL_OUT.txt);# 0 clock = 1b0;# 0 SystemReset = 1b1;# 80 SystemReset = 1b0;endalwaysbegin# 10.000 clock = 1;# 10.000 clock = 0;end/ Read input stimuli from Input1.salt filealways (negedge clock)beginif (SystemReset=0)&(fopenok_stimuli=1)begin$fscanf(Input1_stimuli,

23、%d,Input1_valinteger);Input1 = Input1_valinteger;endend/ Read input stimuli from SL1.salt file always (negedge clock)beginif (SystemReset=0)&(fopenok_stimuli=1) begin$fscanf(SL1_stimuli,%d,SL1_valinteger);SL1 = SL1_valinteger;end end/ Read input stimuli from SL2.salt filealways (negedge clock)beginif (SystemReset=0)&(fopenok_stimuli=1)begin$fscanf(SL2_stimuli,%d,SL2_valinteger);SL