1、主要內容本講主要以一個標準硬件平臺的搭建，介紹了Nios II處理器常用外圍設備(Peripherals)內核的特點、配置，供讀者在使用這些外設定制Nios II系統時查閱。這些外設都是以IP核的形式提供給用戶的,用戶可以根據實際需要把這些IP核集成到Nios II系統中去。主要介紹： 硬件結構； 內核的特性核接口； SOPC Builder中各內核的配置選項第4講 主要內容 4.1 并行輸入/輸出(PIO)內核 4.2 SDRAM控制器內核 4.3 ram/rom片上存儲 4.4 EPCS控制器內核 4.5 定時器內核 4.6 UART內核 4.7 JTAG_UART內核 4.8 lcd控制

2、器 4.9 System ID內核 4.10 課程實驗第4講 主要內容 4.1 并行輸入/輸出(PIO)內核 4.2 SDRAM控制器內核 4.3 ram/rom片上存儲 4.4 EPCS控制器內核 4.5 定時器內核 4.6 UART內核 4.7 JTAG_UART內核 4.8 lcd控制器 4.9 System ID內核 4.10 課程實驗4.1 并行輸入/輸出內核并行輸入/輸出內核(PIO內核)提供Avalon從控制器端口和通用I/O口間的存儲器映射接口。PIO內核提供簡單的I/O訪問用戶邏輯或外部設備，例如： 控制LED 讀取開關量 控制顯示設備 配置并且與片外設備通信說明：說明：1.

3、SOPC Builder中提供了PIO內核，可以很容易將PIO內核集成到SOPC Builder生成的系統中。2.通用I/O端口既連接到片內邏輯又連接到外部設備的FPGA I/O管腳。4.1 并行輸入/輸出內核PIO內核簡介最多32個I/O端口CPU內核PIO內核寄存器Nios II 系統PIO內核Pio31Pio30Pio29Pio3Pio2Pio1Pio0Pio7Pio6Pio5Pio4Pio3Pio2Pio1Pio0PIO內核端口數可設置每個Avalon接口的PIO內核可提供32個I/O端口且端口數可設置，用戶可以添加一個或多個PIO內核。CPU通過I/O寄存器控制I/O端口的行為。I/

4、O口可以配置為輸入、輸出和三態，還可以用來檢測電平事件和邊沿事件。CPU通過寄存器控制I/O端口行為PIO內核結構框圖4.1 并行輸入/輸出內核PIO內核寄存器描述偏移量寄存器名稱R/W(n-1)2100數據寄數據寄存器存器讀訪問R讀入輸入引腳上的邏輯電平值寫訪問W向PIO輸出口寫入新值1方向寄存器方向寄存器R/W控制每個I/O口的輸入輸出方向。0：輸入；1：輸出。2中斷屏蔽寄存器中斷屏蔽寄存器 R/W使能或禁止每個輸入端口的IRQ。1：中斷使能；0：禁止中斷。3邊沿捕獲寄存器邊沿捕獲寄存器 R/W當邊沿事件發生時對應位置1。注：注： 該寄存器是否存在取決于硬件的配置。如果該寄存器不存在，那么

5、讀寄存器將返回未定義的值，寫寄存器無效。 寫任意值到邊沿捕獲寄存器將清除所有位為0。 “ 該寄存器是否存在取決于硬件的配置。如果該寄存器不存在，那么讀寄存器將返回未定義的值，寫寄存器無效。”4.1 并行輸入/輸出內核PIO內核配置選項雙擊4.1 并行輸入/輸出內核PIO內核配置選項Basic Settings 選項卡I/O口寬度口寬度：可設置為132的任何整數值。Direction中文描述Bidirectional(tri-state) ports雙向(三態)端口Input ports only僅為輸入端口Output ports only僅為輸出端口Both input and output

6、 ports輸入和輸出端口4.1 并行輸入/輸出內核PIO內核配置選項Basic Settings 選項卡Direction中文描述Bidirectional(tri-state) ports雙向(三態)端口Input ports only僅為輸入端口Output ports only僅為輸出端口Both input and output ports輸入和輸出端口4.1 并行輸入/輸出內核PIO內核配置選項Input Options 選項卡邊沿捕獲寄存器中斷寄存器Rising Edge：上升沿Falling Edge：下降沿Either Edge： 上升或下降沿Level：輸入為高電平且中斷使

7、能，則PIO內核產生一個IRQ。Edge：邊沿捕獲寄存器相應位為1且中斷使能，則PIO內核產生一個IRQ。說明：當指定類型的邊沿在輸入端口出現時，邊沿捕獲寄存器對應位置1。說明：中斷只有高電平中斷，如果希望低電平時中斷，則需在該I/O輸入引腳前加一個“非”門。4.1 并行輸入/輸出內核PIO內核配置選項Simulation 選項卡當需要對外進行仿真時，要設置simulation選項卡。4.1 并行輸入/輸出內核添加Led_pio 發光二極管LED PIO設置和button_pio類似，只是模式是Output ports only，不再需要中斷生成，本例中配置了8位的LED輸出。添加1個按鈕在此

8、選Input ports only。在Input Options選項單我們配置了上升沿觸發，生成中斷請求的模式第4講 主要內容 4.1 并行輸入/輸出(PIO)內核 4.2 SDRAM控制器內核 4.3 ram/rom片上存儲 4.4 EPCS控制器內核 4.5 定時器內核 4.6 UART內核 4.7 JTAG_UART內核 4.8 lcd控制器 4.9 System ID內核 4.10 課程實驗4.2 SDRAM控制器內核SDRAM控制器內核概述SDRAM控制器內核提供一個連接片外SDRAM芯片的Avalon接口，并可以同時連接多個SDRAM芯片。SDRAM控制器內核具有不同數據寬度(8、

9、16、32或64位)、不同內存容量和多片選擇等設置。SDRAM控制器不支持禁能的時鐘模式。SDRAM控制器使cke引腳永久地有效。4.2 SDRAM控制器內核SDRAM控制器內核概述PPL(片內鎖相環)：通常用于調整SDRAM控制器內核與SDRAM芯片之間的相位差。Avalon三態橋：SDRAM控制器可與現有三態橋共用引腳，這用能減少I/O引腳使用，但將降低性能。 fMAX(最高時鐘頻率)：目標FPGA的系列和整個硬件設計都會影響硬件設計可實現的最高時鐘頻率。4.2 SDRAM控制器內核 SDRAM內核配置選項可直接選擇預定義的SDRAM芯片型號，對話框將自動改變下面兩個選項卡的值來匹配指定配

10、置。Memory Profile ：用于指定SDRAM的結構。4.2 SDRAM控制器內核數據寬度 允許值：8、16、32、64 默認值：32 描述：該值確定dq總線(數據)和dqm總線(字節使能)的寬度。具體數值請查閱SDRAM數據手冊。4.2 SDRAM控制器內核結構設置片選 允許值：1、2、4、8 默認值：1 描述：獨立芯片的數目在SDRAM子系統中選擇。通過使用多個片選信號，SDRAM控制器可組合多個SDRAM芯片為一個存儲器子系統。4.2 SDRAM控制器內核結構設置區 允許值：2、4 默認值：4 描述：區的數目,該值確定連接到SDRAM的ba總線（區地址）寬度。具體數值請查閱SDR

11、AM數據手冊。4.2 SDRAM控制器內核地址寬度設計行 允許值：11、12、13、14 默認值：12 描述：行地址位的數目。該值確定addr總線的寬度。具體數值請查閱SDRAM數據手冊。4.2 SDRAM控制器內核地址寬度設計列 允許值：=8，且小于行的值 默認值：8 描述：列地址位的數目。例如，SDRAM排列為4096行、512(29)列，所以列的值為9。具體數值請查閱SDRAM數據手冊。4.2 SDRAM控制器內核通過三態橋共用管腳允許值：是、否默認值：否 描述：當設為No時，所有管腳都專用于SDRAM芯片。當設為Yes時，addr,dq和dqm管腳在系統內可與三態橋共享。4.2 SDR

12、AM控制器內核包括系統測試臺的功能存儲模塊允許值：是、否默認值：是 描述：當打開選項時，SOPC Builder創建SDRAM芯片的功能仿真模型。該默認的存儲器模型加速創建的過程和檢驗使用SDRAM控制器的系統。4.2 SDRAM控制器內核 SDRAM內核配置選項Timing ：根據在SDRAM芯片數據手冊中提供的參數來設置芯片的時序規范4.2 SDRAM控制器內核CAS等待時間允許值：1、2、3默認值：3 描述：從讀命令到數據輸出的等待時間（以時鐘周期計算）。4.2 SDRAM控制器內核初始化刷新周期允許值：1-8默認值：2 描述：復位后，該值指定SDRAM控制器將執行多少個刷新周期作為初始

13、化序列的一部分。4.2 SDRAM控制器內核每隔一段時間執行一個刷新命令允許值：-默認值：15.625us 描述：該值指定SDRAM控制器多久刷新一次SDRAM。典型的SDRAM每64ms需要4,096刷新命令，通過每64ms/4,096=15.625us執行一個刷新命令來符合這個要求。4.2 SDRAM控制器內核在初始化前、上電后延時允許值：-默認值：100us 描述：從穩定的時鐘和電源到SDRAM初始化的延時。4.2 SDRAM控制器內核刷新命令(t_rfc)的持續時間允許值：-默認值：70ns 描述：自動刷新周期。4.2 SDRAM控制器內核預充電命令(t_rp)的持續時間允許值：-默認

14、值：20ns 描述：預充電命令周期。4.2 SDRAM控制器內核ACTIVE到READ或WRITE延時允許值：-默認值：20ns 描述：ACTIVE到READ或WRITE延時。4.2 SDRAM控制器內核訪問時間(t_ac)允許值：-默認值：5.5ns 描述：時鐘邊沿的訪問時間。該值由CAS的等待時間決定。4.2 SDRAM控制器內核寫恢復時間(t_wr,無自動預充電)允許值：-默認值：14ns 描述：如果執行了明確的預充電命令，寫恢復。該SDRAM控制器總是執行明確的預充電命令。4.2 SDRAM控制器內核SDRAM應用SDRAM控制器128Mbits16Mbytes32位數據寬度SDRAM

15、器件Altera FPGAAvalon從機接口到片內邏輯addrCtlnCSData(32bit)一個帶32位數據總線的128Mbit SDRAM芯片4.2 SDRAM控制器內核SDRAM應用兩個帶16位數據總線的64Mbit SDRAM芯片SDRAM控制器64Mbits8Mbytes16位數據寬度SDRAM器件Altera FPGAAvalon從機接口到片內邏輯addrCtlnCSData(32bit)64Mbits8Mbytes16位數據寬度SDRAM器件16bit16bit4.2 SDRAM控制器內核SDRAM應用兩個帶32位數據總線的128Mbit SDRAM芯片SDRAM控制器128

16、Mbits16Mbytes32位數據寬度SDRAM器件Altera FPGAAvalon從機接口到片內邏輯addrCtlnCS0Data(32bit)128Mbits16Mbytes32位數據寬度SDRAM器件32bit32bitnCS14.2 SDRAM控制器內核 添加外部sdram 通常的系統都需要用戶指定一個空間，這個是指ram可以使片上的，也可以使片外的sdram或sram等。如果用戶程序較大，超出了所能定制的最大片上ram容量，則也可以將程序放在sdram中運行4.2 SDRAM控制器內核第4講 主要內容 4.1 并行輸入/輸出(PIO)內核 4.2 SDRAM控制器內核 4.3 r

17、am/rom片上存儲 4.4 EPCS控制器內核 4.5 定時器內核 4.6 UART內核 4.7 JTAG_UART內核 4.8 lcd控制器 4.9 System ID內核 4.10 課程實驗4.3 ram/rom片上存儲 使用FPGA內部RAM資源，可以構成RAM或ROM，速度快，特別在調試時因為很少受外部連線等因素的限制很有用。組件欄中選擇Legacy Components-On-Chip Memory打開界面，如圖第4講 主要內容 4.1 并行輸入/輸出(PIO)內核 4.2 SDRAM控制器內核 4.3 ram/rom片上存儲 4.4 EPCS控制器內核 4.5 定時器內核 4.6

18、 UART內核 4.7 JTAG_UART內核 4.8 lcd控制器 4.9 System ID內核 4.10 課程實驗4.4 EPCS控制器內核EPCS控制器內核綜述Altera EPCS 串行配置器件(EPCS1和EPCS4)，它可用于存儲程序代碼、非易失性程序數據和FPGA配置數據。帶Avalon接口的EPCS設備控制器內核（“EPCS控制器”）允許NiosII系統訪問Altera EPCS串行配置器件。Altera提供集成到NiosII硬件抽象層(HAL)系統庫的驅動程序，允許用戶使用HAL應用程序接口(API)來讀取和編寫EPCS器件。4.4 EPCS控制器內核EPCS控制器內核綜述

19、EPCS控制器可用于： 在EPCS器件中存儲程序代碼。 存儲非易失性數據。 管理FPGA配置數據。4.4 EPCS控制器內核EPCS控制器內核綜述EPCS控制器結構框圖Boot-LoaderROMEPCS控制器配置存儲空間通用存儲空間EPCS配置器件Avalon總線NiosIICPU片內外設Altera FPGA存儲FPGA配置數據剩余空間可用于存儲用戶非易失性數據。1KB的片內存儲器4.4 EPCS控制器內核第4講 主要內容 4.1 并行輸入/輸出(PIO)內核 4.2 SDRAM控制器內核 4.3 ram/rom片上存儲 4.4 EPCS控制器內核 4.5 定時器內核 4.6 UART內核

20、 4.7 JTAG_UART內核 4.8 lcd控制器 4.9 System ID內核 4.10 課程實驗4.5 定時器內核定時器內核綜述定時器是掛載在Avanlon總線上的32位定時器，特性如下： 兩種計數模式：單次減1和連續減1計數模式 定時器到達0時產生中斷請求(IRQ)； 可選擇設定為看門狗定時器，計算到達0時復位系統； 可選擇輸出周期性脈沖，在定時器計算到達0時輸出脈沖； 可由軟件啟動、停止或復位定時器； 可由軟件使能或屏蔽定時器中斷。4.5 定時器內核定時器內核綜述EPCS控制器結構框圖StatusControlPeriodhPeriodlSnaphSnapl控制邏輯計數器寄存器文

21、件Timeout pulseIRQReset數據總線地址總線（看門狗）Avanlon總線從機接口到內核邏輯4.5 定時器內核定時器內核綜述定時器可進行的基本操作如下所述： Avalon主控制器通過對控制寄存器執行不同的寫操作來控制： 啟動和停止定時器 使能/禁能IRQ 指定單次減1計數或連續減1計數模式 處理器讀狀態寄存器獲取當前定時器的運行信息。 處理器可通過寫數據到periodl和periodh寄存器來設定定時器周期。4.5 定時器內核定時器內核綜述定時器可進行的基本操作如下所述： 內部計數器計數減到0，立即從周期寄存器開始重新裝載。 處理器可以通過寫snapl或snaph獲取計數器的當前

22、值。 當計數器計數到達0時： 如果IRQ被使能，則產生一個IRQ （可選的）脈沖發生器輸出有效持續一個時鐘周期 （可選的）看門狗輸出復位系統4.5 定時器內核定時器寄存器描述偏移量名稱R/W位描述15432100statusRW*RUNTO1controlRW*STOPSTART CONT ITO2periodlRW超時周期1（位15.0）3periodhRW超時周期1（位31.16）4snaplRW計數器快照（位15.0）5snaphRW計數器快照（位31.16）EPCS控制器結構框圖RUNTOSTOPSTART CONT ITOperiodlPeriodhsnaplsnaph注：注：*表示

23、該位保留，讀取值未定義。表示該位保留，讀取值未定義。4.5 定時器內核 定時器內核配置選項CFI控制器框圖Initial perod：用于預設硬件生成后的定時器周期，即perodl和periodh寄存器的值。4.5 定時器內核 定時器內核配置選項CFI控制器框圖Preset Configurations：可選擇的預定義的硬件配置。4.5 定時器內核 定時器內核配置選項CFI控制器框圖Writeable perod： 使能：主控制器可通過寫period而改變向下計數周期。 禁能：向下計數周期由Timeout Period確定，且period寄存器不在硬件中存在。Readable snapshot

24、： 使能：主控制器可讀當前向下計數器的值。 禁能：計數器的狀態僅通過狀態寄存器或IRQ信號來檢測。Snap寄存器不在硬件中存在。Start/Stop control bits： 使能：主控制可通過寫START和STOP位來啟動和停止定時器。 禁能：定時器連續運行。4.5 定時器內核 定時器內核配置選項CFI控制器框圖Timeout pulse： 使能：定時器到0時，timeout_pulse輸出一個時鐘周期的高電平。 禁能：timeout_out信號不存在。System reset on timeout： 使能： 定時器到0時， resetrequest信號輸出一個時鐘周期的高電平使系統復位。

25、 禁能： resetrequest信號不存在。 在組件攔中雙擊選擇Other-Interval timer進入配置界面，我們選用Full feature，1ms一次溢出事件第4講 主要內容 4.1 并行輸入/輸出(PIO)內核 4.2 SDRAM控制器內核 4.3 ram/rom片上存儲 4.4 EPCS控制器內核 4.5 定時器內核 4.6 UART內核 4.7 JTAG_UART內核 4.8 lcd控制器 4.9 System ID內核 4.10 課程實驗4.6 UART內核UART內核綜述UART內核（通用異步接收器/發送器內核）執行RS-232協議時序，并提供可調整的波特率。用戶可配置

26、奇偶校驗位、停止位和數據位，以及可選的RTS/CTS流控制信號。內核提供一個簡單的Avalon從控制器接口，該接口允許Avalon主控制器（例如NiosII處理器）通過讀寫寄存器與UART內核進行通訊。4.6 UART內核UART內核綜述波特率除數接收寄存器發送寄存器狀態寄存器數據包結束符控制寄存器移位寄存器移位寄存器clkAddrDataIRQendofpacketdataavailablereadfordatauart clkTXDRXDRTSCTSAvalon總線接口RS232接口UART內核的結構框圖4.6 UART內核UART內核綜述1. RS-232接口2. 發送邏輯3. 接收邏輯

27、4. 波特率生成4.6 UART內核UART內核的寄存器描述偏移量寄存器名稱R/W描述/寄存器位1513 12111098765432100接收數據(rxdata)RO接收數據1發送數據(txdata)WO發送數據2狀態(status) RWeopctsdctserrdytrdytmt toe roe brkfepe3控制(control)RWieoprtsidctstrbkieirrdyitrdyitmt itoe iroe ibrk ifeipe4除數(divisor) RW波特率除數5數據包結束符(endopacket) RW數據包結束符值UART內核寄存器映射發送數據(txdata)接

28、收數據(rxdata)狀態(status)控制(control)除數(divisor) 數據包結束符(endopacket) 4.6 UART內核 UART內核配置頁Baud Rate：波特率設置數據位設置數據位設置流控制流控制流數據控制流數據控制 在組件選擇欄中選擇Communication-UART（RS232 series port）配置UART第4講 主要內容 4.1 并行輸入/輸出(PIO)內核 4.2 SDRAM控制器內核 4.3 ram/rom片上存儲 4.4 EPCS控制器內核 4.5 定時器內核 4.6 UART內核 4.7 JTAG_UART內核 4.8 lcd控制器 4.

29、9 System ID內核 4.10 課程實驗4.7 JTAG_UART內核JTAG_UART內核綜述JTAG UART內核通過Avalon從控制器接口連接到Avalon總線。JTAG UART內核包含2個32位寄存器（數據和控制），它們可通過Avalon從控制器端口進行存取。Avalon主控制器訪問寄存器來控制內核并在JTAG連接上傳輸數據。JTAG UART內核提供高電平有效的中斷輸出，該輸出在讀FIFO幾乎為滿或寫FIFO幾乎為空時申請一個中斷。有讀寫FIFO也是JTAG UART內核與UART內核的不同點之一。FIFO可以改善JTAG連接的帶寬。FIFO深度可由用戶設置。4.7 JTA

30、G_UART內核JTAG_UART內核綜述數據寄存器控制寄存器讀FIFO寫FIFOJTAG集線器接口寄存器組JTAG集線器JTAG控制器Altera FPGA 內置特性由QuartusII自動生成IRQ使用JTAG接口的其它節點JTAG接口JTAG UART內核Avalon從設備接口Altera FPGAUART內核寄存器映射4.7 JTAG_UART內核JTAG_UART的寄存器描述偏移量 寄存器名稱R/W位描述3116151411109872100數據RWRAVAILRVALID保留DATA1控制RWWSPACE保留ACWIRI保留WRUART內核寄存器映射數據控制4.7 JTAG_UART內核 JTAG-UART配置選項卡JATG_UART配置選項卡Write FIFO：寫寫FIFO設置設置Read FIFO：讀讀FIFO設置設置4.7 JTAG_UART內核 在組件欄中選擇Communication-JTAG UART，彈出JTAG UART配置界面如第4講 主要內容 4.1 并行輸入/輸出(PIO)內核 4.2 SDRAM控制器內核 4.3 ram/rom片上存儲 4.4 EPCS控制器內核 4.5 定時器內核 4.6 UART內核 4.7 JTAG_UART內核 4.8 Lcd控制器 4.9 System ID內核 4.10 課程實驗4.8 Lcd控制