1、Verilog時序邏輯設計2電孑科技大學學生姓名：ZYZ學號：2014060103026指導教師：DJ一、實驗項目名稱：Verilog時序邏輯設計二、實驗目的:掌握邊沿D觸發(fā)器74x74、同步計數(shù)器74x163.4位通用移位寄存器74x194,的工作原理。采用移位寄存器74x194設計3位最大序列長度線性反饋移位寄存器(LFSR：LinearFeedbackShiftRegister)計數(shù)器。采用同步計數(shù)器74x163設計頻率為1Hz的數(shù)字信號。采用ISE軟件進行Verilog設計和仿真，并下載到FPGA開發(fā)板進行實際調(diào)試。三、實驗內(nèi)容：1 .根據(jù)邊沿D觸發(fā)器74x74的原理圖編寫設計和仿真模

2、塊。2 .根據(jù)通用移位寄存器74x194的原理圖編寫設計和仿真模塊。3 .采用1片74x194和其它小規(guī)模邏輯門設計3位LFSR計數(shù)器，編寫設計和仿真模塊。4 .根據(jù)4位同步計數(shù)器74x163的原理圖編寫設計和仿真模塊。5 .輸入為100MHz的系統(tǒng)時鐘，采用7片74x163和其它小規(guī)模邏輯門設計1Hz的數(shù)字信號。6 .在FPGA開發(fā)板上調(diào)試3位LFSR計數(shù)器。四、實驗原理:圖1所示為帶有置位和清零端的邊沿D觸發(fā)器的邏輯圖，本實驗中用Verilog語句來描述。圖1中的wl-w4為中間信號名稱。PR_LOCLR_L oCLKODO圖1邊沿D觸發(fā)器的邏輯圖圖2為4位通用移位寄存器74x194,本實

3、驗中用Verilog語句來描述。注意圖2與教材數(shù)字設計一原理與實踐（第4版）第528頁的圖8-41有一點不同,在圖2中采用上升沿D觸發(fā)器，所以輸入CLK后面改為接緩沖器。圖24位通用移位寄存相74x194的邏輯圖圖3是3位LFSR計數(shù)器的電路圖。注意圖3與教材數(shù)字設計一原理與實踐（第4版）第535頁的圖852有一些不同，在圖3中采用右移工作方式，輸出QA接高位Q2,輸出QC接低位Q0,輸入ABCD接1000。這樣修改的目的是與教材第535頁的圖831、表826以及表827一致。X2X1XOooo74LS02N74LS86Nx>74LS8CN74LS194NKeyU41HzdyGND圖33

4、位LFSR計數(shù)器CLKLD-L0CLR_LBcD»14ENPENT圖4同步計數(shù)器74x163的原理圖在圖3中，輸入為1Hz的數(shù)字信號。在Nexys3開發(fā)板上自帶100MHz時鐘,為了便于將圖3的設計下載到FPGA開發(fā)板，需要設計1Hz的數(shù)字信號發(fā)生器。設輸入為100MHz,輸出為1Hz,則計數(shù)器的模為100M。采用十六進制計數(shù)方式，有效狀態(tài)選0-5F5E0FF,所以需要7片74x163。采用清零法,在狀態(tài)5F5E0FF時產(chǎn)生LD_L信號,LD_L=（Q26Q24RCO5Q18Q16Q15Q14Q13RCO1RCOO）,o輸出選Q26LQ26的周期為1秒，占空比約33%。圖4中的輸入A

5、BCD也可改為D0、Dl.D2、D3,輸出QAQBQCQD可改為Q0、Ql>Q2.Q3,圖4的設計可以采用門級描述，也可以采用教材數(shù)字設計一原理與實踐（第4版）第525頁的表820中的行為描述。五、實驗器材（設備、元器件）：PC機、WindowsXP>Anvyl或Nexys3開發(fā)板、XilinxISE14.7開發(fā)工具、DigilentAdept下載工具。六、實驗步驟:實驗步驟包括：建立新工程、設計代碼與輸入、約束與實現(xiàn)、生成流代碼與下載調(diào)試。七、關鍵源代碼：1 .D觸發(fā)器的Verilog代碼moduled_ff(CLK,D,PR_L,CLR_L,Q,QN);inputCLK,D,P

6、R_L,CLR_L;outputQ,QN;wirewl,w2,w3,w4;nand(wl,PRL,w2,w4);nand(w2,CLRL,wl,CLK);nand(w3,w2,CLK,w4);nand(w4,w3,CLRL,D);nand(Q,PR_L,w2,QN);nand(QN,Q,w3,CLR_L);endmodule2 .仿真測試代碼initialbeginCLK=0;PR_L=1;CLR_L=1；D=0；# 4D=1；#2D=0；#8D=0；#2D=1；# 13CLRL=0;# 10CLRL=1;# 10PRL=0;# 5D=0;# 10PRL=1;endalwaysbegin# 5

7、CLK=CLK;end仿真結(jié)果如下圖所示。DFK_L ,cm1111_i_n_r_ttj""i50 ns _ 1 1 1-Il 00 its|15c. 333 ns50 nsIImTLTLnjuimirLrUTRnjwumLJ圖5D觸發(fā)器的仿真結(jié)果3. .D觸發(fā)器在Nexys3開發(fā)板上的UCF文件NETCLKL0C=V10;ttSwitchNETCLRLL0C=T10;#SWONETPRLLOC=T9;#SW1NETDLOOV9;#SW2#LedNETQNL0C=U16;#LDONETQLOOV16;#LD14. 4位通用移位寄存器74x194的Verilog代碼modul

8、eVr74x194(CLK,CLR_L,LIN,RIN,SI,SO,A,B,C,D,QA,QB,QC,QD);inputCLK,CLR_L,LIN,RIN,SI,SO,A,B,C,D;outputQA,QB,QC,QD;wireCLKD;wireCLK_D_LwireCLR_L_DwireCLR_L_LwireSIL,SIH;wireSOL,SOH;wireQAN,QBN,QCN,QDN;wirewl,w2,w3,w4,w5,w6,w7,w8,w9,wlO;wirewll,wl2,wl3,wl4,wl9,w20wirew21,w22,w23,w24wirew29,w30,w31,w32,11a

9、nd(wl6,QB,S1_H,SO_L);and(wl7,QA,S1_L,SO_L);and(wl8,A,SIH,SOH);and(wl9,RIN,SIL,SOH);or(w20,wl6,wl7,wl8,wl9);nand(w21,w22,w24);nand(w22,CLR_L,w21,CLK);nand(w23,w22,CLKD,w24);nand(w24,w23,CLR_L_D,w5);nand(QD,w22,QDN);nand(QDN,QD,w23,CLR_L_D);nand(w25,w26,w28);nand(w26,CLRL,w25,CLK);nand(w27,w26,CLKD,w2

10、8);nand(w28,w27,CLRLD,wlO);nand(QC,w26,QCN);nand(QCN,QC,w27,CLR_L_D);nand(w29,w30,w32);nand(w30,CLRL,w29,CLK);nand(w31,w30,CLKD,w32);nand(w32,w31,CLRLD,wl5);5. 74x194寄存器的仿真測試代碼initialbegin/InitializeInputsCLK=0;CLRL=0;LIN=0;RIN=0;SI=0;SO=0;A=0;B=0;C=0;D=0;/Wait100nsforglobalresettofinish#100;/Addsti

11、mulushereCLR_L=1;SI=0;SO=0;#100;SI=0；SO=1；RIN=1；#100;SI=1SO=1A=0；B=0；C=0；D=0；#100;SI=1；SO=0；LIN=1；#100;SI=1；SO=1；A=1；B=1；C=1；D=1；endalwaysbegin#5CLK=CLK；end仿真結(jié)果如下圖所示。UUus:g ar圖674x194移位寄存器仿真結(jié)果6. 3位LFSR計數(shù)器的Verilog代碼moduleLFSR_8(CLK,RESET,X2,XI,XO);inputCLK,RESET;outputX2,XI,XO;wirewl,w3,w6;Vr74xl94Ul

12、(.CLK(CLK),.CLR_L(l'bl),.RIN(w6),.SI(RESET),.SO(l'bl),.A(l'bl),.B(l'bO),.C(l'bO),D(l'bO),QA(X2),.QB(XI),.QC(XO);xor(w3,XI,XO);nor(wl,X2,XI);xor(w6,wl,w3);7. 3位LFSR計數(shù)器的的仿真測試代碼initialbegin/InitializeInputsCLK=0;RESET=1;/Wait100nsforglobalresettofinish#100;/AddstimulushereRESET=

13、0;endalwaysbegin#5CLK=CLK;end仿真結(jié)果如下圖所示。圖73位LFSR計數(shù)器的仿真結(jié)果moduleVr74x163(CLK,CLR.L,LD_L,ENP,ENT,D,Q,RCO);inputCLK,CLR_L,LD_L,ENP,ENT;input3:0D;output3:0Q;outputRCO;wirewl,w2,w3,w4,w5,w6,w7,w8,w9,wlO;wirewll,wl2,wl3,wl4,wl5,wl6,wl7,wl8,wl9,w20;wirew21,w22,w23,w24,w25,w26;wireCK;wireCLR;wire3:0QN;wireQAN

14、_L,QBN_L,QCN_L,QDN_L;wireCK;wireCLR;wire3:0QN;not(QAN_L,QAN);not(QBN_L,QBN);not(QCN_L,QCN);not(QDN_L,QDN);not(CLR,CLR_L);nor(wl,CLR,LDL);nor(w2,wl,CLR);and(w3,wl,A);xor(w4,w25,QAN_L);and(w5,w2,w4);or(w6,w3,w5);and(w7,B);not(w8,QAN_L);and(w9,w8,w25);xor(wlO,w9,QBN_L);and(wll,w2,wlO);or(wl2,w7,wll);9.

15、 74x163的仿真測試代碼/AddstimulushereCLRL=0;LDL=rbx;ENT=fbx;ENP=1'bx;# 20;CLRL=1;LDL=0;ENT=fbx;ENP=1'bx;D=4'bllll;# 20;CLRL=1;LDL=1;ENT=0;ENP=fbx;# 20;CLRL=1;LDL=1;ENT=1'bx;ENP二0;# 20;CLRL=1;LDL=1;ENT=1;仿真結(jié)果如下圖所示。圖874x163計數(shù)器的仿真結(jié)果10. 1Hz數(shù)字信號發(fā)生器的Verilog代碼modulecounter_100M(inputCLK_100MHz,out

16、putCLK_lHz);wireCLRL;wire27:0Q;wire6:0RCO;/CLK,CLR_L,LD_L,ENP,ENT,D,Q,RCO);Vr74xl63u0(CLK_100MHz,CLR_L,l'bl,1'bl,1'bl,4'b0000,Q3:0,RCO0);Vr74xl63ul(CLK_100MHz,CLR_L,fbl,l'bl,RCOO,4'b0000,Q7:4,RCO1);Vr74xl63u6(CLK_100MHz,CLR_L,l'bl,l'bl,RCO5,4"bOOOO,Q27:24,RCO6);/100*1000*1000(dec)-1=11 .可下載的3位LFSR計數(shù)器頂層設計模塊modulelfsr_8_main(inputCLK,inputRESET,outputLED2,LED1,LEDO);wireCLK1Hz;counter_lOOMul(CLK,CLK1Hz);LFSR_8u2(CLK_lHz,RESET,LED2,LED1,LEDO);endm