1、n名詞術語解釋（約20%） 第1章 概述 第2章 FPGA/CPLD結構與應用EDA，ASIC，FPGA，IP，SRAM，CPLDHDL，SOPC，PROM，LUT，VHDL 可編程邏輯器件復習n回答問題（約10%） 第5章 VHDL設計進階 5.1 數據對象（信號與變量的異同點） 第7章 有限狀態機的設計 7.1 一般有限狀態機的設計 狀態機的必要性及組成，各個部分的作用n程序改錯（約20%） （1）程序簡單改錯 （2）例5-6：四選一多路選擇器的實現n程序填空（約20%） 第3章 VHDL設計初步 3.3 計數器的設計 第7章 有限狀態機設計 7.2 MOORE型有限狀態機的設計 例7-2

2、 ADC0809控制程序 n程序設計（約30%） 第3章 VHDL設計初步 3.2 寄存器描述及其VHDL語言現象 第5章 VHDL設計進階 5.6 半整數與奇數分頻電路的設計 第7章 有限狀態機的設計 7.3 Moore型或Mealy型有限狀態機實體：ENTITY e_name IS PORT ( p_name : port_m data_type; . p_namei : port_mi data_type );END ENTITY e_name;或：或：ENTITY e_name IS PORT ( p_name : port_m data_type; . p_namei : port_

3、mi data_type );END e_name;例：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY E_NAME IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ;注意：語句格式、標點符號、注意：語句格式、標點符號、數據類型（使用文件包）數據類型（使用文件包）結構：ARCHITECTURE arch_name OF e_name IS (說明語句說明語句)BEGIN (功能描述語句功能描述語句)END ARCHITECTURE arch_

4、name ；或：或：ARCHITECTURE arch_name OF e_name IS (說明語句說明語句)BEGIN (功能描述語句功能描述語句)END arch_name ；例：說明部分：SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0) ;TYPE STATES IS (ST0,ST1,ST2,ST3);CASE 賦值語句：CASE current_state ISWHEN st0 = next_state next_state ;WHEN st3 = ;WHEN st4 = ;WHEN OTHERS = NULL ;END CASE; 本門課程的主要應用方向： （1）芯片設計：利用FPGA/CPLD設計ASIC （2）產生高速控制信號： 控制高速A/D，控制高速DSP （3）實現高速數據的傳輸和緩存： 總線和緩沖區未來發展方向： 實現所有數字系統的集成Design a state machine according to the following