1、3D集成電路技術進展情況報告早期IEEE院士SaraswatRief和Meindl預測，“芯片互連恐怕會使半導體工業的歷史發展減速或者止步”，首次提出應該探索電路的3D集成技術。2007年9月，半導體工業協會（SIA）宣稱：“在未來大約10-15年內，縮小晶體管尺寸的能力將受到物理極限的限制”，因此3D集成的需求變得更加明顯。全新的器件結構，比如碳納米管、自旋電子或者分子開關等，在10-15年內還不能準備好。因此新型組裝方法，如3D集成技術再次被提了出來。存儲器速度滯后問題是3D集成的另一個推動因素，眾所周知，相對于處理器速度，存儲器存取速度的發展較慢，導致處理器在等待存儲器獲取數據的過程中被

2、拖延。在多核處理器中，這一問題更加嚴重，可能需要將存儲器與處理器直接鍵合在一起。3DIC集成技術的拯救200笄2月，當ICsGoingVertical發表時，幾乎沒有讀者認識到發生在3DIC集成中的技術進步，他們認為該技術只是疊層和引線鍵合，是一種后端封裝技術。今天，3D集成被定義為一種系統級集成結構，在這一結構中，多層平面器件被堆疊起來，并經由穿透硅通孔（TSV）在Z方向連接起來。irtir&vmd屆罰唧展為制造這樣的疊層結構，已經開發了很多工藝，下面所列的正是其中的關鍵技術：1、TSV制作：Z軸互連是穿透襯底（硅或者其他半導體材料）而相互電隔離的連接，TSV的尺寸取決于在單層上需要

3、的數據獲取帶寬；2、層減薄技術：初步應用需減薄到大約7550卩m,而在將來需減薄到約251卩m;3、對準和鍵合技術：芯片與晶圓（D2W）之間，或者晶圓與晶圓（W2W）之間。MicroBump和【剛TienTSV-SmmbFFlipChipBumps>通過插入TSV、減薄和鍵合，3DIC集成可以省去很大一部分封裝和互連工藝。然而，目前還未完全明確，這些在整個制造工藝中需要集成在什么位置。似乎對于TSV工藝，可以在IC制造和減薄過程中，經由IDM或晶圓廠獲得，而鍵合可以由IDM實現，也可以在封裝操作中由外部的半導體組裝和測試提供商（OSATS實現，但這有可能在技術成熟時發生變化。在將來很有可

4、能發生的是，3DIC集成技術會從IC制造與封裝之間的發展路線發生交疊時開始。3DIC工藝選擇TSV可以在IC制造過程中制作（先制作通孔，viafirst），也可以在IC制造完成之后制作（后制作通孔，vialas"在前一種情況下，前道互連（FEOL）型TSV是在IC布線工藝開始之前制作的，而后道互連（BEOL）型TSV則是在金屬布線工藝過程中在IC制造廠中實現的。FEOL型通孔是在所有CMOS工藝開始之前在空白的硅晶圓上制造實現的。使用的導電材料必須可以承受后續工藝的熱沖擊（通常高于1000C），因而只能選用多晶硅材料。在BEOL過程中制造的TSV可以使用金屬鎢或銅，而且在通常情況下，

5、制作流程處于整個集成電路工藝的早期，以保證TSV不會占據寶貴的互連布線資源。在FEOL和BEOL兩種情況下，TSV都必須設計進IC布線之中。TSV也可以在CMOS器件制造完成之后制作。在鍵合工藝之前完成，或者在鍵合工藝之后完成。由于CMOS器件已經制作完成，因此在通孔形成時晶圓不需要再經受高溫處理，所以可以使用銅導電材料。很明顯，制作這些通孔的空白區域需要在設計芯片時就予以考慮如果可以選擇，無論是FEOL還是BEOL方案，只要是在晶圓代工廠制作TSV,都是相對簡單的選擇。BEOL互連層是一個擁有不同介質和金屬層的復雜混合體。刻蝕穿透這些層很困難，而且是由不同產品具體決定的。在完整的IC制造之后

6、通過刻蝕穿透BEOL層來制作TSV會阻礙布線通道,增加布線復雜性并增加芯片尺寸，可能會需要一個額外的布線層。既然諸如TSMC（中國臺灣省臺北）和特許（新加坡）等晶圓廠已宣稱他們有意向量產化TSV制造，那么在IC制造工藝中制作通孔將成為一個更切實可行的選擇。3DIC優勢3D集成電路在不同的應用上面表現出不同的優勢。得益于其較短和較低的電容互聯線，它可以在增強性能的同時降低其功率。例如我們將它應用到邏輯電路的棧儲存上，就可以得出相對應的效果。這種電路可以給類似手機的移動應用提供一個較小的整體封裝。當更多的小管芯被裝配來替代SOC之后，采用這種電路還能提高產量。當電路的單獨處理的性能和集成度沒被強制

7、執行，三維集成電路就也會允許模擬和數字IP去達到這個目標。出于對其應用目標的考慮，人們對其比較成本和可靠性的討論莫衷一是。但在這個領域的發展過程中，還會有更大預期的提高。在接下來的兩三年，廠商將主要集中在利用硅互邊導電物（SiS的2.5D方法，這使基于目前方案的內存、傳感器和混合信號設計的封裝更緊湊、帶寬更廣和集成度更高。SiS有著簡單和方便的熱管理等優點。其需要的工具則有所增加：檢驗工具已經延伸到處理新設計規格、管芯內的排列。測試工具有新的性能，就是在堆棧和封包之后，利用設備去測試沒有物理訪問權限的芯片。現在已經研發出新的抽取模型去提供更精確的TSV建模，布線工具也有著一些額外的封裝底層協議

8、、布局和輸出性能。當我們開始討論全3D這種利用TSV（硅穿孔）去將兩個或多個不同的，并也已經過處理的帶有有源電路區的管芯連接起來的方法的時候。我們希望第一個應用會是在邏輯電路上的內存和傳感器，尤其是邏輯電路上的內存。廣泛的I/O標準和通過TSV的驅動在電源管理方面有著非常吸引人的特性。基于設計的硅穿孔的工具的發展延伸也有很大的影響力，與內存BIST一起承擔起對堆棧存儲器的驗證和修復這個重要作用。盡管這經常被稱為大規模的轉變，但我們希望在中期那些同類型邏輯分區跨過多樣芯片的應用不多。例外的情況是對那些垂直傳送的信號會產生一個架構上的優勢。其中一個得益在GPU。現實是這些架構將會驅動分配，也會允許

9、利用當前小幅度增強的布局技術執行物理實現。從長遠看來，同類型邏輯管芯3D堆棧的充分利用，或許是為了應對晶體管擴展這個最終目標，這需要對設計流程進行廣泛的轉變。這包括了設計和仿真技術，這使TSV能夠工作在有效電路區域，邏輯和物理設計工具集成在一起去達到管芯許可系統級別的最優化，同時這也會改進熱量和功率輸送、動力輸送、封裝設計和建模工具3DIC發展趨勢3DIC為未來芯片發展趨勢，其全新架構帶來極大改變，英特爾即認為，制程技術將邁入3D，未來勢必激勵技術創新。英特爾實驗室日前便宣布與工研院合作，共同合作開發3DIC架構且具低功耗特性的內存技術，此一技術未來將應用在Ultrabook、平板計算機、智能

10、型手機等行動裝置，以及百萬兆級（Exascale）與超大云端數據中心（CloudMega-DataCenters）工研院認為，英特爾擁有多項技術專利，與工研院3DIC研發基礎相互結合，應可使臺灣產業關鍵自主技術，進一步帶動相關產業鏈發展。封測業界認為，近期半導體供應鏈在投入3DIC研發方面有加速的現象，很多廠商都加入研發的供應鏈中，包括晶圓廠、封測廠等，在3DIC的研發費用比2010年增加許多，這對發展3D產業是好事，預測3DIC應可望于2013年出現大量生產的情況，應可視為3DIC的量產元年。日月光指出，在邏輯與內存芯片接合的接口標準即WideI/OMemoryBus，已于9月底塵埃落定，加入的半導體成員達上百家