1、哈爾濱遠東理工學院EDA課程設計題 目： 基于VHDL語言出租車計費器摘要本文介紹了一種采用單片FPGA芯片進行出租車計費器的設計方法，主要闡述如何使 用新興的EDA器件取代傳統的電子設計方法，利用 FPGA的可編程性，簡潔而又多變的 設計方法，縮短了研發周期，同時使出租車計費器體積更小功能更強大。本設計實現了出 租車計費器所需的一些基本功能，計費包括起步價、行車里程計費、等待時間計費，同時 考慮到出租車行業的一些特殊性，更注重了把一些新的思路加入到設計中。主要包括采用 了 FPGA芯片，使用VHDL語言進行編程，使其具有了更強的移植性，更加利于產品升級。關鍵詞：VHDL 計費器 FPGAAb

2、stractThis paper describes the use of a single chip FPGA for the design of accounting-fee machine, mainly on how to use the emerging EDA electronic devices designed to replace traditional methods, using the programmable FPGA, concise and changing the design Ways to shorten the development cycle, so

3、that taxi accounting-fee machine in a smaller more powerful. The design and implementation of the taxi accounting-fee machine for some basic functions, including billing starting price, driving metered, the waiting time billing, taking into account the special nature of some of the taxi industry, to

4、 pay more attention to a number of new Ideas into the design. Mainly including the use of the FPGA chip, the use of VHDL programming, so as to make it a stronger transplanted, and more conducive to product upgrades.Key words: VHDL , accounting-fee machine FPGA刖 H 1第一部分設計要求 2一、設計目的 2二、系統要求 2三、功能描述 2四

5、、補充說明 2第二部分系統設計方案 3第三部分主要模塊設計 5一、計程計費模塊 5二、顯示模塊 5三、控制模塊 6第四部分仿真結果與分析 7一、計程計費模塊仿真 7二、總體仿真 7第五部分硬件調試 8一、引腳鎖定 8二、硬件驗證情況 8總結 10致謝 11參考文獻 12附錄A電路圖 13一、電路圖 13二、PCB圖 14三、3D仿真圖 14附錄B程序代碼 17一、top頂層文件 17二、taxi控制模塊 18二、display 顯示模塊 20、兒刖 百隨著出租車行業的發展，對出租車計費器的要求也越來越高。二十世紀后半期，隨著 集成電路和計算機技術的飛速發展，數字系統也得到了飛速發展，其實現方法

6、經歷了由分 立元件、SSI、MSI至|J LSI、VLSI以及UVLSI的過程。同時為了提高系統的可靠性與通用性， 微處理器和專業集成電路(ASIC)逐漸取代了通用全硬件 LSI電路，而ASIC以其體積小、 重量輕、功耗低、速度快、成本低、保密性好而脫穎而出。目前，業界大量可編程邏輯器 件(PLD),尤其是現場可編程邏輯器件(FPLD)被大量地應用在ASIC的制作當中。在可編程 集成電路的開發過程中，以計算機為工作平臺，融合了應用電子技術、計算機技術、智能 化技術最新成果的電子設計自動化(EDA)技術主要能輔助進行三方面的設計工作：IC設計， 電子電路設計以及PCBS計理想的可編程邏輯開發系統

7、能符合大量的設計要求：它能夠支 持不同結構的器件，在多種平臺運行，提供易于使用的界面，并且有廣泛的特征。EDA技術(即Electronic Design Automation技術)就是依賴強大的計算機，在 EDA 工具軟件平臺上，對以硬件描述語言 HDL (Hardware Ddscription LanguragR為系統邏輯 描述手段完成的設計文件，自動地完成邏輯編譯、化簡、分割、綜合、布局布線以及邏輯 優化和仿真測試，直至實現既定的電子線路系統功能。它在硬件實現方面融合了大規模集 成電路制造技術、IC 版圖設計、 ASIC 測試和封裝、FPGA(Gield Peogrammable Gat

8、eArray)/CPLD(Complex Programmable Logic Device)編程下載和自動測試等技術。VHDL 的英文全名是 VHSIC (Very High Speed Integrated Circuit) Hardware Description Language,由 IEEE (The Institute of Electrical and Electronics Engineets) 進一步發展，并在1987年作為“ IEEE標準1076”公布。從此VHDL成為硬件描述語言的業界標準之一第一部分設計要求一、設計目的為培養學生樹立正確的設計思想和實事求是的工作作風，學

9、習運用所學基礎知識理 論、專業知識、基本技能去分析和解決工程技術實際問題，提高學生的綜合素質，使學生 成為工程應用型合格人才，故進行EDA技術及應用的課程設計。幫助學生全面熟悉、 掌握VHDL語言基本知識，掌握利用 VHDL語言對常用的的組合邏輯電路和時序邏輯電 路編程，把編程和實際結合起來，熟悉編制和調試程序的技巧，掌握分析結果的若干有效 方法，進一步提高上機動手能力，培養使用設計綜合電路的能力，養成提供文檔資料的習 慣和規范編程的思想。二、系統要求設計一個簡單的滿足生活所需功能的出租車計費器。三、功能描述該計費器能實現計費功能。車起步開始計費，首先顯示起步價，起步費為 3.00元，車 在行

10、駛3km以內，只收起步價。車行駛超過 3km后，每km加2元，車費一次累加。當 遇到紅燈或客戶需要停車等待時，則按時間計費，計費單價為每20s收費1元。要求用2位數碼管顯示里程，2位數碼管顯示費用。四、補充說明(1) .實現計費器預置功能，能夠預置起步費、每公里收費、車行加費里程、計時收費等。(2) .可以模擬汽車行駛、停止、暫停等狀態，并根據不同狀態進行計費。(3) .以十進制顯示出租車行駛路程與車費。第二部分系統設計方案出租車自動計價器的系統方框圖如圖 2.1所示：它有脈沖模塊、控制模塊、計程模塊、 計費模塊及顯示等模塊組成圖2.1出租車自動計價器的系統方框圖控制模塊將其他模塊進行連接，是

11、本次設計的核心。它包含計程器、計時器、計價器, 同時還有讀取外部開關控制信號，提供當前顯示信號與顯示位選信號，從而周期性交替顯 示計價/計費信息。計程器在非停車狀態完成計程功能并產生里程計價信號，計時器在停車狀態完成計時 功能并產生等時計價信號。計價器是設計的核心與難點，涉及到多種時鐘信號，并有多種 計費標準。擬使用有限次高速脈沖發生器向一組級聯的十進制計數器提供不同費率的計價 脈沖，根據里程計價信號、等時計價信號、停車開關狀態、當前計費結果等信號，綜合考 慮，挑選適合次數的計價脈沖，從而實現不同條件的不同計費。計程器、計價器根據位選信號，輸出相應數據的當前選中數字，由頂層模塊根據顯示 數據類

12、型變換信號進行選擇，傳輸給顯示模塊。顯示模塊由實驗箱上的四個七段數碼管、程序編寫的一個七段數碼管譯碼器程序組 成。程序是本次設計的核心部分，首先要有清晰的思路，然后去實現，程序流程如圖2.2所示。圖2.2出租車自動計價器的程序流程圖PauseVHDL描述語本次設計首先在ispLEVER環境中對出租車自動計費器的各個部分利用 言予以設計，進行仿真，然后編寫頂層模塊將各個模塊連接，并對相互之間的信號進行必 要處理，從而實現整機功能，最后在實驗箱上進行物理測試，尋找漏洞、調整參數，最終 確定設計。第三部分主要模塊設計、計程計費模塊計程計費模塊如圖3.2所示:ClkMoneyStartStopDist

13、ancePause圖3.1計程計費模塊計程計費部分用于計算乘客所行使的公里數及金額。計程器的量程為99公里，滿量程自動歸零；計費器的量程為 99元，滿量程自動歸零。計程計費數據送入顯示模塊進行 譯碼，最后分別送至以公里和元為單位對應的數據管上顯示。、顯示模塊顯示模塊如圖3.3所示:Seg01KHzclkSeg1Seg2Seg3MoneySeg4Seg5Seg6DistanceScan0Scan1Scan2Scan3顯示模塊包含一個3進制計數器Cnt,位選Scan0:3,四位Data轉換，七段數碼管譯 碼器Seg0:6,如圖3.2所示。當系統復位時，數碼管一起顯示0。開始計費時，計費為03, 計

14、程為00。具體程序代碼詳見附錄。三、控制模塊控制模塊如圖3.3所示:圖3.3控制模塊控制模塊部分用于計程計費模塊的結合和銜接。如圖 3.3所示，總輸入有Clk, Start, Pause,Stop總輸出有Scan0:3和Seg0:7,中間由信號 Moneyl和Distancel連接。具體程序 代碼見附錄top部分。99公里該模塊將計費數據、計程數據動態選擇輸出。其中計費數據送入顯示譯碼模塊進行譯 碼，最后送至十元、元為單位對應的數碼管上顯示，最大顯示為99元；計程數據送入顯示譯碼模塊進行譯碼，最后送至以公里為單位的數碼管上顯示，最大顯示為第四部分 仿真結果與分析一、計程計費模塊仿真印瓢口1D0

15、.D0015口剛口ZnO.ODO 250.00Dllillil. Ill.ill II I lilll I II llill.l. ill!SODhODD3SO.ODOIfI I II IhllllEPAUSESTOPSTARTCUKDISTANCE |6：0|MONEYE：OJswPAUSEj u LT-L_r-L_r-L_r-L_r_L_nL_r-L_r-L_r-L_r-u u LHLnu u冰一面 生"而二K ,皿 米1口 米 聊1米加h米米米 第 米 山米"iliT第im 爽而X 胸0 X 米1 米 X 1 <iiiiidi 2 linn1 . mm 沏i畫1

16、1 ®i fmco?1而iG仃而即工而匝米瓦則 位而*ni畫Jn(vy-r x_r>ox"0 , ,工 xlEXZC ,彳,' °k 3 >C f X & XTXTXTTXXX -a XiX 口圖4.1計程計費模塊仿真結果該模塊的任務是當Start產生一個高脈沖后，計程計費開始，脈沖輸入，進行計程計費，3公里內為3元，3公里后，每公里2元。當暫停信號（Pause訥1時，計程停止，按每20 秒1元計費，當停止信號（Stop）時為1時，計程計費清零。如圖4.1所示。二、總體仿真如刖45.OID.DOO網口叫DOQii J I I I I I

17、 I I I 1111111111118t1 JCLK1KHZCLK SCANpsO 距第問圖4.2總體仿真結果總體仿真如圖4.2所示，當Start產生一個高脈沖后，計程計費開始，clk為基本輸入 時鐘即基本車速，Clk1kHz為數碼管位掃描脈沖，即配合 Scan對計程計費各位逐位顯示。 Seg6:0即為數碼管顯示編碼，根據計程計費模塊數據進行顯示。具體程序代碼見附錄程序 Display 部分。第五部分硬件調試一、引腳鎖定做硬件驗證之前需要清楚實驗板上各鍵與各信號的鏈接情況，參照資料得出本設計中 各引腳的對應情況，如圖5.1所示：I - t>- tap-i Inpdl Pihi i-&#

18、39;-ft dk o 3:& dkUhi C 4： & pjute 5：A itart 堂 6TypeSignal/GrCKjp NameGLBPinLQ TypesiInputdk32Inpdtdklkhz43Input54Inputrtart65InputStop73 P- Output Pins卜急SCAN®)®80 ,急 9CAN(1) 0 81P-A SAN(2) & 劈 ；.SCAN B3 fl SEG7(B ® 69 & £EG7(1) ® 70 ! 3韭國田卷71 卜i i£G7(i)

19、信 72 ，呂 iEG7(4) ® 7i 茯G7陶 d 74L. ses7 e 75審 PC Nets67OutputOutput&CAN(0)SCAN(I)80813Qurtpot5CAN(2)829OutputSCAN 監10Output&£GH建8911Omtput4K71L7012OutputSEG7(2l7113Output£67(3)7214OutputSEG7(4)7315Output5467(5743 I» Cdh16Output££G7(675.*_；口 n Allrtbul©，K Symb

20、cl/Sub Module Altnbule，*Glo怛 Const 川“二 %RbLoading Lattice amt File ! E 3 . luntit Led. let done1R廠圖5.1引腳鎖定表二、硬件驗證情況做好引腳鎖定后，連接線路后，打開硬件箱的電源，數碼管有正確的數字顯示，鏈接 硬件箱與計算機開始驗證。操作運行實驗結果完全符合要求。通過仿真驗證表明，本文所 設計的出租車計價器能夠正常地顯示行駛的里程數和乘客應付的費用，符合預定的計費標 準和功能要求，如圖5.2所示：一u kJ . _ U b 0 9a. 5公里時 計費7元b. 6公里時 計費9元ju T9 a I舊m

21、u595c. 7公里時 計費11元d. 9公里時 計費15元圖5.2實驗箱實踐結果總結短短一個月的EDA課程設計已經接近尾聲了，我們從挑選課設題目，查閱資料，到 研究出總體設計，詳細設計，然后分工合作，再到最后的編程上機調試，修改程序，完善 程序，收獲頗多。出租車計費器系統的設計已全部完成，能按預期的效果進行模擬汽車啟 動，停止、暫停等功能，并設計動態掃描電路顯示車費數目。車暫停時停止計費。若停止 清零，等待下一次計費的開始。出租車計費系統設計中體現了VHDL覆蓋面廣，描述能力強，是一個多層次的硬件描述語言及 FPGA器件速度快，使用方便，便于修改等特點。本 設計由于時間有限和經驗的欠缺，不足

22、之處還望老師予以指正。在這一段時間里我們再次熟悉和增強了對 VHDL語言的基本知識，熟悉利用 VHDL 語言對常用的的組合邏輯電路和時序邏輯電路編程，把編程和實際結合起來。VHDL硬件描述語言打破了硬件和軟件設計人員之間互不干涉的界限，可以使用語言的形式來進行數 字系統的硬件結構、行為的描述，直接設計數字電路硬件系統。通過編程、下載后，該芯 片已經具備了原來需要使用復雜的數字電路實現的功能；更加了解和加深了對編制和調試 程序的技巧，進一步提高了上機動手能力，培養了使用設計綜合電路的能力，養成了提供 文檔資料的習慣和規范編程的思想。本次的課程設計將各個單一的模塊實現其功能后，學會通過原理圖或頂層

23、文件把各模 塊連接，從而實現對出租車自動計費。課設注重的不僅是把理論知識鞏固，而且應把理論 和實際相結合，把知識應用到生活中。在課設過程中，遇到了不少問題，數碼管無法正常 顯示，計費不按要求等。通過的對源代碼的修改，發現了一些易忽略的細節。課設考驗的 是思維邏輯能力，對知識的靈活應用，當然，合作精神是不可或缺的。課設時間不長，要 在短時間內完成絕不是個人力量能達到的，要學會集眾人之精華，還要善于利用已有的工 具為自己服務，開拓思維。在設計程序時，不能妄想一次就將整個程序設計好，反復修改、不斷改進是程序設計 的必經之路；要養成注釋程序的好習慣，一個程序的完美與否不僅僅是實現功能，而應該 讓人一看

24、就能明白你的思路，這樣也為資料的保存和交流提供了方便；在設計課程過程中 遇到問題是很正常的，但應該將每次遇到的問題記錄下來，并分析清楚，以免下次再碰到 同樣的問題。課程設計結束了，但是從中學到的知識會讓我受益終身。發現、提出、分析、 解決問題和實踐能力的提高都會受益于我在以后的學習、工作和生活中。致謝EDA課程設計是我們專業課程知識綜合應用的實踐訓練， 著是我們邁向社會，從事職 業工作前一個必不少的過程.我今天認真的進行課程設計，學會腳踏實地邁開這一步，就 是為明天能穩健地在社會大潮中奔跑打下堅實的基礎.通過這次設計，我們在多方面都有所提高。同時各科相關的課程都有了全面的復習， 獨立思考的能力

25、也有了提高。在這次設計過程中，體現出自己單獨設計模具的能力以及綜 合運用知識的能力，體會了學以致用、突出自己勞動成果的喜悅心情，從中發現自己平時 學習的不足和薄弱環節，從而加以彌補。不經意問，這段時間的課程設計已經接近尾聲。 在這次設計中，我學到了在設計這種思 維很嚴密的報告中一定要按照老師給的要求和步驟一步一步的走下去。自己在動手之前一 定要先有一個總體的設計，總的框架圖，這樣在設計中不至于手忙腳亂的或者丟三落四。在此感謝我們的老師.，老師嚴謹細致、一絲不茍的作風一直是我工作、學習中的榜樣； 老師循循善誘的教導和不拘一格的思路給予我無盡的啟迪。在此感謝對我幫助過的同學 們，謝謝你們對我的幫助

26、和支持，讓我感受到同學的友誼。這次設計的每個細節和每個數 據，都離不開老師您的細心指導。而您開朗的個性和寬容的態度，幫助我能夠很順利的完 成了這次課程設計。參考文獻1）EDA技術與VHDL潘松 黃繼業 編著 清華大學出版社2）EDA實用技術宋嘉玉孫麗霞編著人民郵電出版社3）VHDL電路設計實用技術 齊洪喜 陸穎 編著 清華大學出版社4）EDA實用技術及應用 劉艷萍高振斌李志軍編著國防工業出版社5）EDA應用技術章彬宏主編 北京理工大學出版社6）EDA應用技術及應用 姜波郭宏編著哈爾濱工業大學出版社附錄A電路圖g V65a§ec4afd3afcb2mbba1esano2aYPDom1n

27、acsIDISD2venoM3nacs 03762._nenoDmnc1_anzoo£bc0§Ooes n51nagona§lags 9/6m6a§2a3 4/65af65a§3as C2e54af54a§4as C3docnxjwc21uynbMa YBU出轉刊慶W &購型 &2i?l3_93837363_53riItHenoDmnc1_anzoo£bcccvCGV2nacs439布335bAoA5Qo7502P5Q2Q572385 o4 4 4 4 4 49 8 7 6 5 436375 5453 251

28、(4443 X1O9 ND06£165Z3SSSSdee dc baYBUSD 2aLCR0i676a§L5665a§6Se554a§75d443a§0§c32a§95.46SCGV1a§2YPDOoesoa§3af1a§3a§5as 4/6as0202_/2§z02879708180111ISPLSI1D32E$2MoneylSPST SU SPST "叩8n平1 Comoonent 1p o BssrioneuZDiet ancel ComDonentDista

29、nce2TspsOuss、3D仿真圖Z.W2含3ZMUSld$_附錄B程序代碼、top頂層文件library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity top isport(clk:IN STD_LOGIC;start:IN STD_LOGIC;stop:IN STD_LOGIC;pause:IN STD_LOGIC;clk1khz:in std_logic;scan:out std_logic_vector(3 downto 0);s

30、eg7: out std_logic_vector(6 downto 0);end top;architecture ttt of top iscomponent taxiport(clk:IN STD_LOGIC;start:IN STD_LOGIC;stop:IN STD_LOGIC;pause:IN STD_LOGIC;money:OUT INTEGER RANGE 0 TO 29;distance:OUT INTEGER RANGE 0 TO 29);end component;component decoderport(clk1khz:in std_logic;money_in:in

31、 integer range 0 to 29;distance_in: in integer range 0 to 29;scan:out std_logic_vector(3 downto 0);seg7: out std_logic_vector(6 downto 0)end component;signal money1:integer range 0 to 29;signal distanced integer range 0 to 29;beginu1:taxi port map(clk,start,stop,pause,money1,distance1);u2:decoder po

32、rt map(clk1khz,money1,distance1,scan,seg7);end ttt;、taxi控制模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity taxi isPORT(clk:IN STD_LOGIC;start:IN STD_LOGIC;stop:IN STD_LOGIC;pause:IN STD_LOGIC;money:OUT INTEGER RANGE 0 TO 29;distance:OUT INTEGER RANGE 0 TO 29);end;arc

33、hitecture one of taxi is beginPROCESS(clk,start,stop,pause)VARIABLE money_reg:INTEGER RANGE 0 TO 29;VARIABLE distance_reg:INTEGER RANGE 0 TO 29;VARIABLE num:INTEGER RANGE 0 TO 9;VARIABLE time1:INTEGER RANGE 0 TO 20;BEGINIF stop='1'THENmoney_reg:=0;distance_reg:=0;num:=0;ELSIF start='1

34、9;THENmoney_reg:=3;distance_reg:=0;num:=0;ELSIF clk'EVENT AND clk='1'THENIF pause='1' THENIF time1=20 THENtime1:=0;money_reg:=money_reg+1;ELSE time1:=time1+1;END IF;ELSIF start='0'AND pause='0'AND stop='0'THEN time1:=0;IF num =9 THENnum:=0;distance_reg:=di

35、stance_reg+1;money_reg:= money_reg+2;END IF;ELSE num:=num+1;END IF;END IF;END IF;money<=money_reg;distance<=distance_reg;END PROCESS;END;三、display顯示模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity decoder isport(clk1khz:in std_logic;money_in:in integer range 0

36、to 29;distance_in: in integer range 0 to 29;scan:out std_logic_vector(3 downto 0);seg7: out std_logic_vector(6 downto 0);end;architecture one of decoder issignal data:std_logic_vector(3 downto 0);signal m_one,m_ten:std_logic_vector(3 downto 0);signal d_one,d_ten:std_logic_vector(3 downto 0);beginpro

37、cess(clk1khz,money_in)variable comb1:integer range 0 to 29;variable comb1_a,comb1_b:std_logic_vector(3 downto 0);beginif clk1khz'event and clk1khz='1' thenif comb1<money_in thenif comb1_a=9 and comb1_b=9 thencomb1_a:="0000"comb1_b:="0000"comb1:=0;elsif comb1_a=9 th

38、encomb1_a:="0000"comb1_b:=comb1_b+1;comb1:=comb1+1;elsecomb1_a:=comb1_a+1;comb1:=comb1+1;end if;elsif comb1=money_in thenm_one<=comb1_a;m_ten<=comb1_b;elsif comb1>money_in thencomb1_a:="0000"comb1_b:="0000"comb1:=0;end if;end if;end process;process(clk1khz,dist

39、ance_in)variable comb2:integer range 0 to 29;variable comb2_a,comb2_b:std_logic_vector(3 downto 0);beginif clk1khz'event and clk1khz='1' thenif comb2<distance_in thenif comb2_a=9 and comb2_b=9 thencomb2_a:="0000"comb2_b:="0000"comb2:=0;elsif comb2_a=9 thencomb2_a:="0000"comb2_b:=comb2_b+1;comb2:=