1、精選文檔 八位七段數碼管動態(tài)顯示電路的設計一、 實驗目的1、 了解數碼管的工作原理。2、 學習七段數碼管顯示譯碼器的設計。3、 學習VHDL的CASE語句及多層次設計方法。二、 實驗原理七段數碼管是電子開發(fā)過程中常用的輸出顯示設備。在實驗系統(tǒng)中使用的是兩個四位一體、共陰極型七段數碼管。其單個靜態(tài)數碼管如下圖4-4-1所示。圖4-1 靜態(tài)七段數碼管由于七段數碼管公共端連接到GND（共陰極型），當數碼管的中的那一個段被輸入高電平，則相應的這一段被點亮。反之則不亮。共陽極性的數碼管與之相么。四位一體的七段數碼管在單個靜態(tài)數碼管的基礎上加入了用于選擇哪一位數碼管的位選信號端口。八個數碼管的a、b、c、

2、d、e、f、g、h、dp都連在了一起，8個數碼管分別由各自的位選信號來控制，被選通的數碼管顯示數據，其余關閉。三、 實驗內容本實驗要求完成的任務是在時鐘信號的作用下，通過輸入的鍵值在數碼管上顯示相應的鍵值。在實驗中時，數字時鐘選擇1024HZ作為掃描時鐘，用四個撥動開關做為輸入，當四個撥動開關置為一個二進制數時，在數碼管上顯示其十六進制的值。四、 實驗步驟1、 打開QUARTUSII軟件，新建一個工程。2、 建完工程之后，再新建一個VHDL File，打開VHDL編輯器對話框。3、 按照實驗原理和自己的想法，在VHDL編輯窗口編寫VHDL程序，用戶可參照光盤中提供的示例程序。4、 編寫完VHD

3、L程序后，保存起來。方法同實驗一。5、 對自己編寫的VHDL程序進行編譯并仿真，對程序的錯誤進行修改。6、 編譯仿真無誤后，根據用戶自己的要求進行管腳分配。分配完成后，再進行全編譯一次，以使管腳分配生效。7、 根據實驗內容用實驗導線將上面管腳分配的FPGA管腳與對應的模塊連接起來。如果是調用的本書提供的VHDL代碼，則實驗連線如下：CLK：FPGA時鐘信號，接數字時鐘CLOCK3，并將這組時鐘設為1024HZ。KEY3.0：數碼管顯示輸入信號，分別接撥動開關的S4，S3，S2，S1。LEDAG6.0：數碼管顯示信號，接數碼管的G、F、E、D、C、B、A。SEL2.0：數碼管的位選信號，接數碼管

4、的SEL2、SEL1、SEL0。8、 用下載電纜通過JTAG口將對應的sof文件加載到FPGA中。觀察實驗結果是否與自己的編程思想一致。五、 實驗現象與結果以設計的參考示例為例，當設計文件加載到目標器件后，將數字信號源模塊的時鐘選擇為1464HZ，撥動四位撥動開關，使其為一個數值，則八個數碼管均顯示撥動開關所表示的十六進制的值。六、源代碼library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity smg is port( clk : in

5、 std_logic; -定義動態(tài)掃描時鐘信號 k : in std_logic_vector(3 downto 0); -定義四位輸入信號 ledag : out std_logic_vector(6 downto 0); -定義七位輸出信號 del : buffer std_logic_vector(2 downto 0) -定義八位數碼管位置顯示信號 ); end smg;architecture beha of smg is Signal key:std_logic_vector(3 downto 0); beginprocess(clk) variable dount : std_l

6、ogic_vector(2 downto 0); begin if clk'event and clk='1' then -檢測時鐘上升沿 dount:=dount+1; -計數器dount累加 end if; del<=dount; end process;process(del,k) begin case (del) is when "000"=>key<=k;-+"0000" when "001"=>key<=k;-+"0001" when "0

7、10"=>key<=k;-+"0010" when "011"=>key<=k;-+"0011" when "100"=>key<=k;-+"0100" when "101"=>key<=k;-+"0101" when "110"=>key<=k;-+"0110" when "111"=>key<=k;-+"

8、;0111" end case; end process;process(key) begin case key is when "0000" => ledag <="0111111" when "0001" => ledag <="0000110" when "0010" => ledag <="1011011" when "0011" => ledag <="1001111"

9、 when "0100" => ledag <="1100110" when "0101" => ledag <="1101101" when "0110" => ledag <="1111101" when "0111" => ledag <="0000111" when "1000" => ledag <="1111111" when

10、 "1001" => ledag <="1101111" when "1010" => ledag <="1110111" when "1011" => ledag <="1111100" when "1100" => ledag <="0111001" when "1101" => ledag <="1011110" when "1110&q