1、南京理工大學泰州科技學院電子線路課程設計取消文檔保護輸入密碼作 者: 陽乙升班級學號：05050241系部:電子電氣工程學院專 業(yè):電子信息工程題 目:數(shù)字鐘電路設計電話： 時 間: 2 周至 4 周 地 點: 4423 楊峰指導老師： (姓 名) (專業(yè)技術職務) (姓 名) (專業(yè)技術職務綜合成績： ) 2010 年 3 月 目 錄 1 緒論21.1 課題背景及意義21.2 設計電路功能及任務要求 22 電路邏輯原理圖及工作原理 32.1 系統(tǒng)方案 32.2 設計方案論證 33 各單元電路原理及工作原理 63.1 信號發(fā)生部分電路設計 43.2 計數(shù)部分電路設計 74 調試與分析 10設計

2、心得 11參考文獻 12附 電路原理圖 13附 實物連圖 14附 元件清單表 15 緒論目前,人類已經進入數(shù)字時代,在過去的三十年里,數(shù)字技術的發(fā)展速度是十分驚人的。在人們的日常生活中,生活用品已經逐漸從模擬形式變化為數(shù)字形式。數(shù)字技術的應用隨處可見,它已經滲透到國民經濟及人民生活的所有領域,并起著越來越重的作用。可以這樣說:數(shù)字化程度的高低,已經成為衡量一個國家科學技術水平高低的一貫重要標志。1.1 課題背景及意義通過組合邏輯電路和集成芯片可以替代同功能的大規(guī)模的模擬電路,數(shù)字電路不但降低了成本,而且還提高了電路的可靠性。如今,通過組合邏輯芯片實現(xiàn)多功能電路已經應用到了各個領域。本設計主要通

3、過芯片和外圍輔助電路設計一個12小時制數(shù)字鐘電路。1.2 課題設計任務設計一個數(shù)字時鐘電路,能夠以數(shù)字形式顯示準確的時、分、秒的時間,具體要求為:1. 由震蕩器產生穩(wěn)定的標準秒脈沖信號,作為數(shù)字鐘的時間基礎;2. 秒計數(shù)器計滿60后向分計數(shù)器進位,分計滿60后向小時計數(shù)器進位;3. 小時計數(shù)器的計時要求為:12翻1;4. 該數(shù)字鐘具有校時電路的功能,即當數(shù)字種接通電源或者記時出現(xiàn)誤差時通過校時電路可以校正時間。本設計只對分和小時校正,且在校正時不影響分其他的部分的正常計數(shù)。5整點報警要求：蜂鳴器在11：59：55秒的時候連續(xù)以1次/秒的頻率響5次直到12：00：00 2 電路邏輯原理圖及工作原

4、理2.1 系統(tǒng)方案 總體方案是通過一個由555定時器產生一個秒脈沖信號,秒計數(shù)器再對秒脈沖計數(shù),當秒計數(shù)達到60時,秒脈沖高位給分計數(shù)器一個脈沖信號,并同時秒計數(shù)器清零;分計數(shù)器接收秒脈沖進位信號并計數(shù),當達到60分時同時給時計數(shù)器一個脈沖信號,并清零;時接收分的進位脈沖信號,并計數(shù),12個脈沖一個輪回。圖1.數(shù)字時鐘系統(tǒng)組成框圖2.2 設計方案論證 震蕩器 由555構成的<Smiter觸發(fā)電路>,內部由兩個比較器組成.在TR和D之間連上一個R1電阻D和VCC連一個電阻R2,TR端和D連上一個電容C1.CO端對地連一個電容C2.要使震蕩周期為一秒(占空比為1:),電路開始時VCC通

5、過R1.R2對C1進行充電,當C1電位高于2/3VCC時,迫使觸發(fā)器發(fā)生跳變,VT導通,C1放電并同時對C2充電,當C2上電位高于R1上時,觸發(fā)器跳變,如此循環(huán).=RC=(R1+R2)C1=1s 匹配選取為: C1 =0.01uF C2 =0.22uF R1 =3M 秒脈沖圖 SN555D2.2.2 計數(shù)器 主要有74LS191 74LS92 74LS90 兩片74LS90和一片74LS92組成秒計數(shù)器,當震蕩器送一個脈沖到74LS90的CLCEK時,計一次數(shù).四個芯片的工作真值表為: 秒低位 秒高位 分低位 分高位邏輯流程：小時部分只用一個74LS191便可，高位用一個JK觸發(fā)器構成一個D觸

6、發(fā)器，收集反饋便可實現(xiàn)進位，同時控制74LS191的U/D。便可以組成一個12進制計數(shù)器2.2.3 整點報警/數(shù)碼顯示/數(shù)碼驅動整點報警時電路需要采集相應的狀態(tài)信號，作為報警觸發(fā)源 設觸發(fā)源為：C=Q0Q2Q4Q6Q8Q11Q12Q14Q16Q20當觸發(fā)以后,必須形成連續(xù)5次的脈沖BELL數(shù)字信號觸發(fā),使報警 D=(Q0Q2 +Q2Q1+Q3)Q4Q6Q8Q11Q12Q14Q16Q20 觸發(fā)源和脈沖通過與非門可以驅動蜂鳴工作2.2.4 校時電路 基本原理是:給需要校時的部分(分、小時)的計數(shù)端輸入一個秒脈沖,本設計是對74LS191和74LS90的CLK端給與秒脈沖信號.校時的同時為了不影響其

7、他部分的正常計時功能,用一個邏輯門及一個高電平控制秒脈沖的輸入。邏輯關系表如小: 假設秒脈沖是連續(xù)的信號,設為A 控制電平設為B 輸出為Out 則滿足關系:Out=AB 校時電路邏輯圖 說明:其實此電路的作用就相當于模擬電路的”晶閘管”工作過程類比如下圖控制電平為高時,相當于開關閉合,此時脈沖可以通過并輸入到芯片的CLOCK端,使芯計數(shù).相反則不能夠通過.3 各單元電路原理及邏輯設計本低硬件主要由:ME555、74LS48、74LS90、74LS92、74LS74、74LS191、74LS00組成。3.1 信號發(fā)生部分電路設計555 定時器成本低，性能可靠，只需要外接幾個電阻、電容，就可以實現(xiàn)

8、多諧振蕩器、單穩(wěn)態(tài)觸發(fā)器及施密特觸發(fā)器等脈沖產生與變換電路。它內部包括兩個電壓比較器，三個等值串聯(lián)電阻，一個 RS 觸發(fā)器，一個放電管 T 及功率輸出級。它提供兩個基準電壓VCC /3 和 2VCC /3555 定時器的功能主要由兩個比較器決定。兩個比較器的輸出電壓控制 RS 觸發(fā)器和放電管的狀態(tài)。在電源與地之間加上電壓，當 5 腳懸空時，則電壓比較器 C1 的同相輸入端的電壓為 2VCC /3，C2 的反相輸入端的電壓為VCC /3。若觸發(fā)輸入端 TR 的電壓小于VCC /3，則比較器 C2 的輸出為 0，可使 RS 觸發(fā)器置 1，使輸出端 OUT=1。如果閾值輸入端 TH 的電壓大于 2V

9、CC/3，同時 TR 端的電壓大于VCC /3，則 C1 的輸出為 0，C2 的輸出為 1，可將 RS 觸發(fā)器置 0，使輸出為 0 電平。 圖3.1 秒脈沖發(fā)生電路3.2 計數(shù)接收部分電路設計3.2.1 計數(shù)器(芯片及引腳功能及真值表) a). 74LS90是一個計數(shù)芯片,負責對脈沖信號的計數(shù),并將結果轉化為二進制.引腳功能 QAQD3: 輸出二進制計數(shù)信號 CP0CP1: 脈沖信號輸入端,低電平有效 MR1MR2: 計數(shù)使能端,低電平有效輸入 b). 74LS92 74LS92是四位遞增計數(shù)器圖片 74LS92引腳圖引腳功能 Q0Q3: 輸出二進制計數(shù)信號 CP0CP1: 脈沖信號輸入端,低

10、電平有效 MR1MR2: 計數(shù)使能端,低電平有效輸入C). 74LS191 是四位遞增/減計數(shù)器 引腳功能為 DateADateD : 遞減數(shù)據(jù)置位端,高電平為有效輸入 QAQD: 輸出二進制計數(shù)信號 EN: 狀態(tài)使能端,低電平為有效輸入 D/U: 加/減計數(shù)使能端,高電點平有效輸入 MX/MN: 進位輸出/借位輸出端 LOAD 數(shù)據(jù)載入 RPC 復位脈沖,低電平為有效輸入 CLOCK 計數(shù)脈沖輸入端,高電平為有效輸入d). 74LS74 是JK觸發(fā)器,通過這個芯片可以構成一個D 觸發(fā)器,用以實現(xiàn)小時的高位進數(shù),和高位清零 引腳功能為 RD ,SD: 為RESET SET置位端 Q: 輸出端

11、CLOCK 計數(shù)脈沖輸入端,高電平為有效輸入e). 74LS48 是7段顯示譯碼器,高電平為有效電平; 74LS00是與非門電路.3.2.2 校時電路連接為通過并行同步輸入控制脈沖達到校時的功能.計數(shù)電路a). 秒計數(shù)電路和分計數(shù)電路類同,這統(tǒng)一說明b). 時計數(shù)電路設計(用74LS191和74LS74組成)與報警電路設計 小時計數(shù)電路部分 報警電路4 調試與分析a). 由圖一所示的框圖,按照信號的流向逐級安裝,這里每一級是指組成數(shù)字鐘的各功能的電路。b). 將數(shù)字鐘劃分為七塊。即:脈沖部分、秒計數(shù)部分、分計數(shù)部、小時計數(shù)部分、數(shù)碼顯示。分別對每一塊的功能進行檢測; 脈沖部分:用頻譜儀對脈沖進

12、行檢測,要求為脈沖周期為一秒 數(shù)碼顯示部分:用邏輯電平分別對74LS48進行檢測,確保顯示、驅動正常。 計數(shù)部分:先斷開秒、分、時之間的進位線,引入秒脈沖分別在74LS90、74LS92、74LS191的十四號腳,觀察其計數(shù)功能和進位功能是否正常。 c). 總體檢測。在秒的低位引入一個信號源,信號源的頻率逐漸加大,觀察其進位、報警的情況是否正常。d). 打開校時電路開關,其秒、分時間的變化順序為:0001020304050607080910111213141516¨¨¨¨585900 時的變化順序為: 00010203040506070809101112

13、00e). 可能出現(xiàn)的非正常情況。級聯(lián)時如果出現(xiàn)時序配合不同步,或尖峰脈沖干擾,引起邏輯混亂,可以增加多級邏輯門來延時。如果顯示字符變化很快,模糊不清,可能是由于電源電流的跳變引起的,可在集成電路器件的電源端加退藕電容。設計心得這兩個禮拜的時間里,數(shù)字電路的設計和實際電路的連接,可謂每方面都做了,收獲甚多,受益匪淺。做完整個電路，說實話還真有點成就感，但是問題也不少。下面將主要從電路的設計和電路的連接及其問題的出現(xiàn)和解決兩個方面來談談我的設計心得吧!1,電路的設計。一個好的可靠的電路必須選擇合適的元件。選擇好了元件可以起到事半功倍的效果;就好比我在做報警電路設計的時候,開始我選擇的是全部由與非

14、門來構成,這樣算下來,這個簡單的電路就要花費74LS90接近五片,但是如果選擇用或門與與門呢?我嘗試了以下,秒位僅僅用一片74LS32就可以了,如此不但節(jié)省了材料,降低了批量生產的人工成本,同時也提高了系統(tǒng)的可靠性。所一我們在前期做電路設計的時候一定要合理的選擇元件。再者,設計一個龐大的電路,我們可以將其分成幾大塊,分塊設計分塊完善;因為再龐大的電路系統(tǒng)都是由功能單一子系統(tǒng)構成;就好比本電路,我將系統(tǒng)劃分成了五個大的部分。即使:脈沖發(fā)生部分、計數(shù)部分、數(shù)顯示部分、報警部分、校時部分。但是：各個部分卻是相互統(tǒng)一的。在設計完后，一定要對電路的走線進行優(yōu)化，所謂優(yōu)化，就是指：將能夠合并的線路進行合并

15、，走線進行合理應避免線路的交叉；盡量縮短信號線的長度。在具體設計一個電路的時候一般的步驟為：先明確功能；切分成多個部件；對每個部件進行獨立設計；部件連接。通過以上步驟基本上可以設計一個電路，但是還有具體很多的細節(jié)需要具體分析。2，面包板的連接。面包板的連接一個電路它的體積和擾動能力，面包板連接結構合理，不但使電路結構更美觀，而且也增加了電路的實用性能；不同的電路需要按照不同方式來連接，比如本電路，我認為我的結構設計還是挺合理的。我是將控制電路，報警電路等單獨作為一個模塊連接的，這樣我發(fā)現(xiàn)，連接起來很快。首先拿了一個電路板，要根據(jù)原理圖將起劃分成幾塊，信號源的位置首先考慮，再者其它。在劃分塊的相

16、對位置的時候，較多、走線路徑方式類同的，我們可以假設用系統(tǒng)總線來代替，這樣就可以具體劃分模塊和模塊之間通過什么樣的“途徑”來連接。在電路做完全檢測的時候可能遇見各種復雜的問題。首先對原理圖進行分析，排除不是設計的問題，然后再排除是不是連接錯誤，走線不合理所導致的問題。參考文獻1 趙寶徑 中國積成電路大全 北京：電子工業(yè)出版社.19852 陸 坤 電子設計 成都: 電子科學出版社.19973 王 錦 電子實訓技術 北京: 中國電力出版社.20064 潘 松 EDA實用教程 北京: 中國科學和出版社.20015 姜 萍 數(shù)字邏輯電路設計 北京：電子工業(yè)出版社.19856 黃錦安 電路 北京: 機械工業(yè)出版社.2007.8附錄 原理圖附錄 面包板連接圖附錄 元件清單表元件屬性元件屬性C20.01uFU2074LS00C30.01uFU1874LS00C10.22uFU1174LS00R31KU1274LS00R63.3kU974LS00R13MU1374LS00R210KU1674LS00C310nFU1474LS00U374F00U1C74LS00U474F00U3A74LS48U174F00U1A74LS48U674F