1、    基于FPGA的A/D轉換采樣控制模塊的設計摘要：本文采用FPGA器件EP1C6T144C8芯片代替單片機控制A/D轉換芯片ADC0809進行采樣控制，整個設計用VHDL語言描述，在Quartus平臺下進行軟件編程實現正確的A/D轉換的工作時序控制過程，并將采樣數據從二進制轉化成BCD碼。本設計可用于高速應用領域和實時監控方面。關鍵詞：FPGA；A/D轉換；VHDL；采樣控制；BCD碼在以往的A/D器件采樣控制設計中，多數是以單片機或CPU為控制核心，雖然編程簡單，控制靈活，但缺點是控制周期長，速度摘要：本文采用FPGA器件EP1C6T144C8芯

2、片代替單片機控制A/D轉換芯片ADC0809進行采樣控制，整個設計用VHDL語言描述，在Quartus平臺下進行軟件編程實現正確的A/D轉換的工作時序控制過程，并將采樣數據從二進制轉化成BCD碼。本設計可用于高速應用領域和實時監控方面。關鍵詞：FPGA；A/D轉換；VHDL；采樣控制；BCD碼在以往的A/D器件采樣控制設計中，多數是以單片機或CPU為控制核心，雖然編程簡單，控制靈活，但缺點是控制周期長，速度慢。單片機的速度極大的限制了A/D高速性能的利用，而FPGA的時鐘頻率可高達100MHz以上。本設計以高集成度的芯片為核心，進行時序控制、碼制變換。具有開發周期短，靈活性強，通用能力好，易于

3、開發、擴展等優點。既降低了設計難度，又加快了產品的開發周期。1 系統設計原理本設計采用FPGA芯片EP1C6T144C8來對ADC0809進行采樣控制，并對數據進行處理，可將數據用LED顯示出來。如圖1所示，芯片EP1C6T144C8在對ADC0809控制時產生START轉換啟動信號，ALE地址鎖存允許信號（高電平有效），在工作過程中，FPGA不斷讀入轉換結束信號EOC判斷AD0809轉換是否結束。當EOC發出一個正脈沖時，表示A/D轉換結束，此時開啟輸出允許OE，打開ADC0809的三態緩沖鎖存器將轉換好的8位二進制數輸入FPGA芯片中。通過查找表的方法將8位二進制數轉換成12位BCD碼。&

4、#160;                                                 &

5、#160;           圖1   控制原理圖2  FPGA模塊設計與仿真    本設計采用Quartus軟件平臺下的VHDL硬件描述語言進行軟件編程。主要分為兩個部分：ADC0809的工作狀態模塊和二進制到BCD碼轉換模塊。2.1    ADC0809工作狀態模塊采用雙進程有限狀態機的方法來實現。設計st0st7八個工作狀態。st0：初始化。st1：產生ALE的上升沿將模擬通道IN1的地址鎖存。st

6、2：產生START信號上升沿，啟動A/D轉換。st3：START信號延時一個脈沖。st4：A/D轉換中，等待。st5：轉換結束，開啟輸出允許信號OE。st6：OE延時一個脈沖，并開啟數據鎖存信號LOCK。st7：延時一個時鐘，輸出數據。狀態轉換方式見下面程序段。case current_state is    when st0=> ale&lt;='0'start<='0'oe<='0'lock<='0' next_state<=st1;  &

7、#160;                -初始態ST0向下一狀態ST1轉換,0809采樣控制信號初始化；    when st1=> ale<='1'start<='0'oe<='0'lock<='0' next_state<=st2;       

8、;            -由ALE的上升沿將通道地址'001'鎖入0809的地址寄存器；    when st2=> ale<='1'start<='1'oe<='0'lock<='0' next_state<=st3;  -啟動采樣信號；    when st3=> ale<='

9、0'start<='1'oe<='0'lock<='0'      if(eoc='0')  then  next_state<=st4; -轉換即將結束,轉換至下一狀態；        else next_state<=st3;   -轉換未結束,繼續在狀態ST3中等待；      e

10、nd if;    when st4=> ale<='0'start<='0'oe<='0'lock<='0'      if(eoc='1')  then  next_state<=st5; -EOC由0恢復1,轉換結束；        else next_state<=st4; -轉換未結束,等待；&#

11、160;     end if;    when st5=> ale<='0'start<='0'oe<='1'lock<='0' next_state<=st6;  -開啟輸出允許OE；    when st6=> ale<='0'start<='0'oe<='1'lock<='1' next_state<=st7;  -開啟數據鎖存LOCK；    when st7=> ale<='0'start<='0'oe<='0'lock<='1' next_state<=st0;    when others=>next_state<=st0;  -其它狀態返回ST0；  end case;2.2  二進制到BCD碼轉