1、Ø Spartan-3E家族的體系結(jié)構(gòu)：由5個(gè)基本可編程功能元件組成a) 可配置邏輯塊（CLB）: 包括了用作觸發(fā)器或鎖存器的執(zhí)行邏輯電路加存儲(chǔ)元件結(jié)構(gòu)的可變形的查找表（LUT）。CLB執(zhí)行多種類的邏輯功能，也包括對(duì)數(shù)據(jù)的存儲(chǔ)。b) 輸入輸出塊（IOB）: 控制IO管腳和器件內(nèi)部邏輯電路之間的數(shù)據(jù)流。每個(gè)IOB支持雙向的數(shù)據(jù)傳輸和三態(tài)操作。對(duì)多種類信號(hào)標(biāo)準(zhǔn)的支持，包括了四種高性能的差分標(biāo)準(zhǔn)。DDR寄存器也包括在內(nèi)。c) 塊狀RAM : 以18Kb 雙口塊的形式提供數(shù)據(jù)存儲(chǔ)功能。d) 乘法器塊 : 輸入兩個(gè)18b 二進(jìn)制數(shù)計(jì)算乘積。e) 數(shù)字時(shí)鐘管理器（DCM）塊: 提供自校準(zhǔn)的完全數(shù)

2、字解決方案，用于對(duì)時(shí)鐘信號(hào)進(jìn)行分配，延遲，倍頻，分頻和移相。互連所有五種功能元件并在它們之間傳輸信號(hào)的發(fā)達(dá)路徑網(wǎng)絡(luò)是Spartan-3E家族的特點(diǎn)。每個(gè)功能元件都關(guān)聯(lián)到一個(gè)開關(guān)矩陣，使得布線有多種連接路徑。Ø Configuration:對(duì)Spartan-3E進(jìn)行編程是通過加載存儲(chǔ)于可靠的、可擦寫的、靜態(tài)CMOS配置鎖存器（CCL）里面的配置數(shù)據(jù)。FPGA的配置數(shù)據(jù)是存儲(chǔ)于外部的PROM或者是其他非易失性媒體，無(wú)論其是否在板上。在上電后，配置數(shù)據(jù)就寫進(jìn)FPGA，這有7種不同方式：a) 從賽靈思 Platform Flash PROM 讀取的主動(dòng)串行方式。b) 從工業(yè)標(biāo)準(zhǔn)SPI串行Fl

3、ash讀取的串行外設(shè)接口SPI方式。c) 從工業(yè)標(biāo)準(zhǔn)的×8或×8/×16 并行NOR Flash 向上或向下讀取的字節(jié)外設(shè)接口BPI方式。d) 被動(dòng)串行方式，以從處理器下載為典型。e) 被動(dòng)并行方式，以從處理器下載為典型。f) 邊界掃描（JTAG），以從處理器或系統(tǒng)調(diào)試器下載為典型。Ø I/O Capabilities_IO能力Spartan-3E的SelectIO接口支持許多流行的單端和差分標(biāo)準(zhǔn)。表二列舉用戶IO數(shù)量和對(duì)應(yīng)于各種器件與封裝的不同組合的可用差分對(duì)數(shù)量。Spartan-3E支持以下單端標(biāo)準(zhǔn)： 3.3V low-voltage TTL (LV

4、TTL) Low-voltage CMOS (LVCMOS) at 3.3V, 2.5V, 1.8V,1.5V, or 1.2V 3V PCI at 33 MHz, and in some devices, 66 MHz HSTL I and III at 1.8V, commonly used in memory applications SSTL I at 1.8V and 2.5V, commonly used for memory applicationsSpartan-3E支持以下差分標(biāo)準(zhǔn)： LVDS Bus LVDS mini-LVDS RSDS Differential HSTL

5、 (1.8V, Types I and III) Differential SSTL (2.5V and 1.8V, Type I) 2.5V LVPECL inputsIOB提供了器件管腳與內(nèi)部邏輯之間的可編程單向或雙向的接口。與斯巴達(dá)3系列芯片的IOB是相似的，但有如下的區(qū)別：增加了只輸入block；所有block增加了可編程的輸入延遲；鄰近的IOB可以共享DDR觸發(fā)器。單向只輸入block有IOB的完整功能子集。因此它沒有任何連接和邏輯電路作為輸出通路。下面的段落都已經(jīng)規(guī)定任何涉及輸出功能都不會(huì)應(yīng)用于只輸入block。只輸入block的數(shù)量隨器件規(guī)模而改變，但是絕不會(huì)超過總IOB數(shù)量的2

6、5%。在IOB內(nèi)有三條主要信號(hào)路徑：輸出通路，輸入通路和三態(tài)通路。每個(gè)通路各有屬于它們自己的一對(duì)可用作寄存器或鎖存器的存儲(chǔ)元件。三種主要信號(hào)路徑如下：a) 輸入通路從管腳開始運(yùn)輸數(shù)據(jù)，通過可選的可編程延遲元件直接到達(dá)I線路。延遲元件后，是通過一對(duì)存儲(chǔ)元件到達(dá)IQ1、IQ2通向內(nèi)部邏輯。延遲元件能被設(shè)置為確保保持時(shí)間為零。b) 輸出路徑，從O1和O2線路開始，通過一個(gè)多路復(fù)用器和一個(gè)三態(tài)驅(qū)動(dòng)器把數(shù)據(jù)從內(nèi)部邏輯帶到IOB的管腳。除了這直接路徑外，還包括由多路復(fù)用器提供插入一對(duì)存儲(chǔ)元件的選擇。c) 三態(tài)通路決定輸出驅(qū)動(dòng)器什么時(shí)候?yàn)楦咦锠顟B(tài)。T1和T2線路把數(shù)據(jù)從內(nèi)部邏輯送到一個(gè)多路復(fù)用器，然后到達(dá)輸

7、出驅(qū)動(dòng)器。除了這直接路徑外，還包括由多路復(fù)用器提供插入一對(duì)存儲(chǔ)元件的選擇。d) 所有信號(hào)路徑都要進(jìn)入IOB，包括那些與存儲(chǔ)元件關(guān)聯(lián)的，有反相器選項(xiàng)的。所有在這些路徑上的反相器都會(huì)自動(dòng)地收入IOB中。Notes: 1.所有在IOB內(nèi)部的控制和輸出通路信號(hào)都有反極性選項(xiàng)。2. 以虛線標(biāo)示的IDDRIN1/IDDRIN2信號(hào)只能以差分對(duì)的形式連接到相鄰的IOB，而不是連接到FPGA內(nèi)部。Ø Input Delay Functions每一個(gè)IOB都有可編程的延遲block，可以有選擇性的延遲輸入信號(hào)。延遲值是在配置芯片期間一次性建立，在器件運(yùn)行期間是無(wú)法被更改的。輸入延遲元件的主要作用是調(diào)整

8、輸入延遲通路以保證當(dāng)使用全局時(shí)鐘控制輸入觸發(fā)器時(shí)沒有保持時(shí)間的要求。默認(rèn)值是由賽靈思的軟件工具根據(jù)器件規(guī)模和觸發(fā)器所在的具體器件的邊緣自動(dòng)選擇的。賽靈思ISE軟件會(huì)在實(shí)現(xiàn)工具生成的映射表報(bào)告中指出設(shè)置值，并且，時(shí)序分析工具會(huì)報(bào)告因此對(duì)輸入時(shí)序產(chǎn)生的影響。如果在時(shí)鐘通路上使用DCM，那么可以確實(shí)地把延遲元件設(shè)置為零，這是因?yàn)镈elay-Locked Loop (DLL) 的自動(dòng)補(bǔ)償確保了沒有保持時(shí)間的需要。同步和異步的值都可以改變，這對(duì)于在時(shí)鐘或者是數(shù)據(jù)輸入有額外延遲要求時(shí)是很有用的，例如，對(duì)于不同類型RAM的接口。Ø Storage Element Functions (存儲(chǔ)元件功能

9、)在每一個(gè)IOB里都有三對(duì)存儲(chǔ)元件，每一對(duì)對(duì)應(yīng)三條通路中的一條。配置每一個(gè)存儲(chǔ)元件使其作為邊緣觸發(fā)D觸發(fā)器（FD）或者是電平觸發(fā)的鎖存器（LD）是有可能的。在輸出通路或者是三態(tài)通路上的存儲(chǔ)元件對(duì)都可以和專用的多路復(fù)用器以其發(fā)起DDR傳輸。DDR傳輸?shù)膶?shí)現(xiàn)是通過把數(shù)據(jù)與時(shí)鐘上升沿（SDRAM傳輸模式）進(jìn)行同步轉(zhuǎn)變?yōu)閿?shù)據(jù)與時(shí)鐘上升沿和下降沿都進(jìn)行同步的方式。這兩個(gè)寄存器和一個(gè)多路復(fù)用器的組合稱為一個(gè)DDR D類觸發(fā)器（ODDR2）。D :輸入 ; Q :輸出 ;CK :時(shí)鐘; CE :時(shí)鐘使能 ;SR :(置/復(fù)位)；REV (取反) : 配合SR使用,使存儲(chǔ)單元進(jìn)入SR的相反狀態(tài),If both

10、 SR and REV are active at the same time, thestorage element gets a value of 0.輸出通路和三態(tài)通路的高位寄存器公用一個(gè)公共時(shí)鐘。OTCLK1時(shí)鐘信號(hào)驅(qū)動(dòng)輸出通路和三態(tài)通路的高位寄存器的CK時(shí)鐘輸入。類似地，OTCLK2驅(qū)動(dòng)輸出通路和三態(tài)通路的低位寄存器的CK輸入。輸入通路的高位和低位的寄存器有獨(dú)立時(shí)鐘線路：ICLK1和 ICLK2。OCE使能線路控制輸出通路高位和低位寄存器的CE輸入。類似地，TCE控制三態(tài)通路的這兩個(gè)寄存器的CE輸入，ICE控制輸入通路的這兩個(gè)寄存器。進(jìn)入IOB的置位/復(fù)位（SR）線路和翻轉(zhuǎn)線路（RE

11、V）控制全部6個(gè)寄存器.每個(gè)存儲(chǔ)元件又支持了如Table 5描述的控制機(jī)構(gòu)：Ø Double-Data-Rate Transmission雙數(shù)據(jù)速率傳輸雙重?cái)?shù)據(jù)速率DDR傳輸描述的是，使信號(hào)既和時(shí)鐘的上升沿又和時(shí)鐘的下降沿進(jìn)行同步的技術(shù)。Spartan-3E器件在全部三個(gè)IOB通路中使用兩個(gè)寄存器執(zhí)行DDR操作。在IOB的輸出通路（OFF1 和OFF2）上，一對(duì)存儲(chǔ)元件被作為寄存器，與專用的多路復(fù)用器結(jié)合，組成一個(gè)DDR D觸發(fā)器（ODDR2）.這個(gè)原始的設(shè)計(jì)允許輸出數(shù)據(jù)比特與時(shí)鐘上下沿同步進(jìn)行DDR傳輸。DDR操作需要兩個(gè)時(shí)鐘信號(hào)（通常為50%占空比），互為反相。這些信號(hào)交替地觸發(fā)

12、這兩個(gè)寄存器（如下圖）。 DCM 對(duì)一個(gè)輸入信號(hào)做鏡像，然后移相180°，于是產(chǎn)生兩個(gè)時(shí)鐘信號(hào)。這種途徑確保這兩個(gè)信號(hào)的偏差最小。還有一種選擇，IOB內(nèi)部的反相器可以用來(lái)對(duì)時(shí)鐘信號(hào)反相，因此，只需要使用一個(gè)時(shí)鐘線路，此時(shí)這個(gè)時(shí)鐘的上下沿會(huì)相當(dāng)于觸發(fā)DDR觸發(fā)器的兩個(gè)時(shí)鐘。在三態(tài)通路上的一對(duì)存儲(chǔ)元件（TFF1 和TFF2）也可以和本地的多路復(fù)用器組合起來(lái)構(gòu)成一個(gè)DDR原語(yǔ)。這使輸出使能和一個(gè)時(shí)鐘的上下沿同步。這個(gè)DDR操作跟輸出通路上的道理一樣。輸入通路的一對(duì)存儲(chǔ)元件(IFF1 和IFF2)允許IO接收DDR信號(hào)。一個(gè)DDR輸入時(shí)鐘信號(hào)觸發(fā)一個(gè)寄存器，而反相的時(shí)鐘信號(hào)則觸發(fā)另外一個(gè)寄存

13、器。兩個(gè)寄存器輪流從輸入信號(hào)中捕獲DDR數(shù)據(jù)比特。擁有這個(gè)功能的原語(yǔ)叫做IDDR2.除了高帶寬的數(shù)據(jù)傳輸，DDR輸出也可以對(duì)輸出時(shí)鐘信號(hào)進(jìn)行再生，或者鏡像。這種途徑可用于把時(shí)鐘和數(shù)據(jù)一起發(fā)送（源同步）。一種類似的途徑是用來(lái)再生多個(gè)輸出的單個(gè)時(shí)鐘信號(hào)。這些途徑的優(yōu)點(diǎn)是輸出信號(hào)之間的偏差最小。Ø Rerister Cascade Feature 寄存器級(jí)聯(lián)特性在Spartan-3E家族里，任一IOB的差分對(duì)中的輸入存儲(chǔ)元件可以和在另一個(gè)IOB的差分對(duì)中的輸入存儲(chǔ)元件級(jí)聯(lián)。這會(huì)使得DDR的高速操作執(zhí)行起來(lái)變得更加簡(jiǎn)單。新的可用的DDR連接在圖5所示的虛線，并且僅僅在IOB之間的路徑有效，不

14、允許到達(dá)FPGA內(nèi)部。要注意這個(gè)特性僅僅是在使用差分IO標(biāo)準(zhǔn)LVDS，RSDS和MINI_LVDS時(shí)才有效。IDDR2作為一對(duì)DDR輸入，輸入到主IOB的寄存器數(shù)據(jù)，出現(xiàn)在ICLK1（=D1）的上升沿和ICLK2（=D2）的上升沿。然后，數(shù)據(jù)傳輸?shù)紽PGA的內(nèi)部。（Figure8）在某些情況下，兩個(gè)信號(hào)都必須被帶到相同的時(shí)鐘區(qū)域，典型地為ICLK1。這對(duì)于高頻率是有難度的，因?yàn)榭捎玫臅r(shí)間僅僅是一個(gè)時(shí)鐘周期（假定占空比為50%）的一半。在Spartan-3E器件里，信號(hào)D2能夠和相鄰的從IOB的存儲(chǔ)元件級(jí)聯(lián)。在那里它被ICLK1重新注冊(cè)成D2，然后只是送到已經(jīng)和D1處于相同時(shí)鐘區(qū)域的FPGA內(nèi)部

15、。這里，F(xiàn)PGA內(nèi)部?jī)H僅使用時(shí)鐘ICLK1去處理接收的數(shù)據(jù)。（Figure9）ODDR2作為一對(duì)DDR輸出，在OCLK1(=D1)和OCLK2(=D2)的上升沿，主IOB寄存器收到來(lái)自FPGA內(nèi)部的數(shù)據(jù)。這兩位數(shù)據(jù)被DDR多路復(fù)用器復(fù)用到輸出管腳。D2的數(shù)據(jù)必須在經(jīng)過OCLK1的時(shí)鐘區(qū)域到達(dá)OCLK2的時(shí)鐘區(qū)域后使用FPGA的slice觸發(fā)器重新同步。在高頻下，布局是關(guān)鍵，因?yàn)榭捎玫耐叫盘?hào)只有半個(gè)時(shí)鐘周期。Ø SelectIO Signal Standards_選擇IO信號(hào)標(biāo)準(zhǔn)在一個(gè)設(shè)計(jì)里，去定義一個(gè)信號(hào)傳輸標(biāo)準(zhǔn)，應(yīng)當(dāng)把IOSTANDARD屬性設(shè)置在一個(gè)恰當(dāng)?shù)闹瞪稀樘貏e優(yōu)化對(duì)差分

16、標(biāo)準(zhǔn)的支持，器件和封裝兩者的每種組合里均指定了具體的IO對(duì)。在管腳和區(qū)域約束編輯器（PACE）的“顯示差分對(duì)”選項(xiàng)里顯示了這些差分對(duì)。一個(gè)唯一的L-number，管腳名部分，確定了與每個(gè)bank關(guān)聯(lián)的線對(duì)。對(duì)于每一對(duì)，字母P和N分別指定了正和反線。例如，管腳名字IO_L43P_3和IO_L43N_3指示了組成bank3上的線對(duì)L43的正和反線。Vcco提供輸出電流，又為片內(nèi)差分終端提供電源。當(dāng)使用片內(nèi)差分終端時(shí)，Vcco必須是2.5V。在差分操作時(shí)，不對(duì)VREF線路作要求。Ø On-Chip Differential Termination_片內(nèi)差分終端Spartan-3E器件在片內(nèi)

17、提供了跨在輸入差分接收終端設(shè)備上的約為120的差分終端電阻。在Spartan-3E器件里的片內(nèi)輸入差分終端電阻從內(nèi)消除了在差分接收電路里常見的100的終端電阻。差分終端電阻用于保證對(duì)LVDS，mini-LVDS和SDS的應(yīng)用。片內(nèi)差分終端電阻在使用Vcco=2.5V的bank里可用，并且對(duì)于特定的輸入管腳是不被支持的。把DIFF_TERM屬性設(shè)置為TRUE時(shí)使能一對(duì)差分IO管腳的差分終端電阻。在UCF文件中，DIFF_TERM屬性使用以下語(yǔ)法:INST <I/O_BUFFER_INSTANTIATION_NAME>DIFF_TERM = “<TURE/FALSE>”；&

18、#216; Pull-Up and Pull-Down Resistors _ 上拉和下拉電阻每個(gè)IOB里可選的上拉和下拉電阻可以強(qiáng)制一個(gè)懸空的IO或者是只輸入的管腳處于固定狀態(tài)。上拉和下拉電阻經(jīng)常被用于未使用的IO、輸入和三態(tài)輸出管腳上，幾乎也可以用于任何的IO或者只輸入管腳。上拉電阻連接IOB和Vcco。阻抗值由Vcco的電壓值決定。下拉電阻連接IOB和地。PULLUP 和PULLDOWN屬性和Library原語(yǔ)可以啟用這些可選的電阻。默認(rèn)情況下，下拉電阻端接所有沒被使用的IO和只輸入管腳。沒被使用的IO和只輸入管腳可以人為調(diào)整為上拉或是懸空。要改變沒使用的IO管腳的設(shè)置，設(shè)置比特流發(fā)生器(BitGen)的UnusedPi