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文檔簡介

1、基于VerilogHDL語言的FPGA設計課程作業學院：研究生學院專業班級：電研12班姓名：曹雅萍 學號：1202810068作業題目：基于verilog語言的74LS163設計完成日期：2013年5月15日1、 設計要求 74LS163是的可預置四位二進制同步清除計數器。本設計是用Verilog語言編程實現74LS163的功能仿真。二、頂層設計結構圖EPETCLKCRQ3:0LDDCBA74LS163三、 模塊詳細設計3.1規范說明 圖邏輯：功能表：3.2 端口定義信號名稱信號類型詳細說明CR輸入同步清零，低有效CLK輸入時鐘LD輸入置數，高有效EPET輸入使能端，高有效D輸入數據輸入C輸入

2、數據輸入B輸入數據輸入A輸入數據輸入Q3：0輸出數據輸出3.3 代碼module LSlk; input ld; input 1:0epe163(cr,clk,ld,epet,d,c,b,a,Q); input cr,ct; input d,c,b,a; output 3:0Q; reg 3:0Q; always(posedge clk) if(!cr) Q<=4'b0000; else if(!ld) begin Q<=Q; end else case(epet) 2'b0x: begin Q<=Q;end 2'bx0: begin Q<=Q;

3、end 2'b11: begin Q<=Q+1'b1;end endcase endmodule3.4 激勵代碼module LS163_test; reg cr,clk; reg 1:0epet; reg ld; reg d,c,b,a; wire 3:0Q; LS163 U1(.cr(cr),.clk(clk),.ld(ld),.epet(epet), .d(d),.c(c),.b(b),.a(a),.Q(Q); initial begin ld=1'b1;epet=2'b00;cr=1'b0; end initial clk=1'b0; always #20 clk=clk; initial begin #20 cr=1'b0; #40 cr=1'b1; #40 ld=1'b0; #80 ld=1'b1; #140 epet=2'b0x; #160 epet=2'bx0; #200 epet=2'b11; end initial begin a=1'b1; b=1'b0; c=1'b0; d=1'b1; endendmodule 3.4 仿真結果 四、 結論和問題本次設計中，

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