1、一 單項選擇題1. 的最簡與或式為 ( )A. B. C. D. 2. ，與它功能相等的函數表達式為 ( )A. AB B. C. D. AB+C17. ，與它功能相等的函數表達式為（ ）A. E B. CDE C. D. 28.下列四組邏輯運算中，全部正確的一組是（ ）A.，A+BC=(A+B)(A+C)B.，(AB)C=A(BC)C.A+BC=AB+AC，A(B+C)=AB+ACD.，37. 邏輯函數的最簡與或式為（ ）A. B. C. D. 38. 的與或非表達式為 （ ）A. B. C. D. 56. 的最簡與或式為 ( )A. B. C. D. 57. ，與其功能相等的表達式為( )

2、A. B. C. D. 61. 與函數 功能相等的表達式為（ ）A. B. C. D. 3. ( 67 ) 10 所對應的二進制和十六進制數為 ( ) A. (1100001)2 , (61)16 B. (1000011)2 , (43)16 C. (1100001)2 , (C2)16 D. (1000011)2 , (86)16 52. (01100100)8421BCD碼對應的 十進制數是 ( )A. 64 B.100 C.34 D.2471. 與 (28)10 不相等的數是 ( )A. (0010 1000)8421BCD B. (35.8)16 C.(1A)2 D. (34)883.

3、 (01100100)8421BCD碼對應的 十進制數是 ( )A. 64 B.34 C.100 D.2491(01101000)8421BCD碼對應的 十進制數是（ ）A. 68 B.38 C.105 D.247. ( ) 碼的特點是相鄰兩個代碼之間僅有一位不同。A. BCD碼 B. 余3碼 C. 奇偶校驗碼 D. 格雷碼18. 在BCD碼中，屬于有權碼的編碼是 （ ）A. 余3碼 B. 循環碼 C. 格雷碼 D. 8421碼16.與二進制數（11011010B相對應的十進制數為（）A.106B.218C.232D.3324. JK觸發器在CP時鐘脈沖作用下，不能實現Q n+1 = n的輸入

4、信號是 ( ) A. J=Q n , K=n B. J=n , K= Q n C. J=n , K=1 D. J=1 , K=Q n20. JK觸發器在CP時鐘脈沖作用下，不能實現Q n+1 =1的輸入信號是 ( )A. J=1, K=0 B. J=K=Q n C. J=n , K=0 D. J=K=149. 觸發器是一種 ( )A. 單穩態電路 B. 雙穩態電路 C.三態電路 D.無穩態電路70. 在 RD=SD=“1” 時， 基 本 RS 觸 發 器（ ）A. 置“0” B. 置“1” C. 保持原狀態 D.狀態不定79. 在RD=“1”，SD=“0”時，基本RS 觸發器 （）A. 置“0

5、” B. 置“1” C. 保持原狀態 D.不定95. 在RD=“0”，SD=“1”時， 基本RS 觸發器（ ）A.置“0” B. 置“1” C. 保持原狀態 D.不定119. 觸發器按其工作狀態是否穩定可分為 （ ）B.雙穩態觸發器，單穩態觸發器，無穩態觸發器A.RS觸發器，JK觸發器，D觸發器，T觸發器C.主從型觸發器，維持阻塞型觸發器D.基本觸發器，同步觸發器143.某主從型JK觸發器，當J=K=“1”時，CP端的頻率f=200 Hz，則Q的頻率為( ) A 200 Hz B 400 Hz C 100 Hz D 300 Hz5. 關于PROM和PLA的結構,下列敘述不正確的是 ( )A.P

6、ROM的與陣列固定,不可編程 B. PROM的或陣列可編程C.PLA的與、或陣列均可編程 D. PROM的與、或陣列均不可編10. 某存貯器芯片的容量為32KB，則其地址線和數據線的根數分別為（）A.15和8B.16和8.C.5和4D.6和411. ROM中的內容，當電源掉電后又接通，存貯器中的內容（）A.全部改變 B.全部為0 C.不可預料 D.保持不變25.ROM和PLA不具備的特點是（）C. PLA中“與項”可編程D. ROM實現組合邏輯時需先化簡函數A. 均為“與或”陣列B. 均可實現組合邏輯26. RAM是（ ）A. 只讀存儲器B. 易失性存儲器C. 非易失性存儲器D. A、B、C三

7、項都不是34. ROM在運行時具有（ ）A.只讀功能B.只有寫功能C.既有讀又有寫功能 D.無讀寫功能42.EPROM的與陣列是（ ）A.全譯碼可編程陣列 B.全譯碼不可編程陣列C.非全譯碼可編程陣列 D.非全譯碼不可編程陣列60. 關于PROM和PLA的結構,下列敘述不正確的是 ( ) C.PLA的與、或陣列均可編程 D. PROM的與、或陣列均不可編程A.PROM的與陣列固定,不可編程 B. PROM的或陣列可編程67. 一個容量為5121的ROM具有的地址線和數據線根數為（ ）A.9和1 B.1和9 C.512和9 D.9和51280. ROM中的內容，當電源掉電后又接通，存貯器中的內容

8、（）A.全部改變B.全部為0C.不可預料D.保持不變81. 將數據從RAM中讀出, 不需要的信號線是 ( )A.地址 B.片選 C.讀 D.寫97. RAM中的內容，當電源掉電后又接通，存貯器中的內容（）A.全部改變B.保持不變C.不確定D.全部為199. 具有n位地址輸入和位數據輸出的EPROM可以產生一組（）C. 個輸出的2變量的邏輯函數 D. 個輸出的2變量邏輯函數A. 個輸出的變量邏輯函數B. 個輸出的變量邏輯函數6. 和TTL電路相比，CMOS電路最突出的優勢在于（）A.可靠性高 B.抗干擾能力強 C.速度快 D.功耗低32. 四輸入端的TTL與非門，實際使用時如只用兩個輸入端，則其

9、余的兩個輸入端都應（ ）A.接高電壓B.接低電壓C.懸空D.接地46. 四輸入端的TTL或非門，實際使用時如只用兩個輸入端，則其余的兩個輸入端都應( )A.接高電壓B.接低電壓C. 接地D. 懸空47. 在TTL邏輯門中，為實現“線與”，應選用 ( )A. 三態門 B. OC 門 C. 異或門 D. 與非門62. 四輸入端CMOS與非門, 實際使用時如只用兩個輸入端，則其余的兩個輸入端都應（ ） A.接高電壓B.接低電壓C. 接地D. 懸空77. 四輸入端CMOS或非門, 實際使用時如只用兩個輸入端，則其余的兩個輸入端都應（ ）A.接高電壓B.接電源C. 接地D. 懸空78. 可用于總線結構進

10、行分時傳輸的門電路是A. 異或門 B. 同或門 C. OC 門 D. 三態門107. 在 TTL 邏輯門中，為實現“線與”，應選用（ ）A. 三態門 B. OC 門 C. 異或門； D. 與非門39. 組合邏輯電路的特點是 （ ）A. 含有記憶元件 B. 輸出、輸入間有反饋通道 C. 電路輸出與以前狀態有關 D. 全部由門電路構成49. 觸發器是一種 ( )A. 單穩態電路 B. 雙穩態電路 C.三態電路 D.無穩態電路50. 一個16選一的數據選擇器 , 其地址輸入端有 ( )個。51. 一位8421BCD碼計數器至少需要 ( )個觸發器。A. 3 B. 4 C. 5 D. 1053. 一位

11、十進制計數器由（ ）位二進制計數器組成。CA. 2 B. 3 C. 4 D. 558. 數碼寄存器的功能是( )A. 寄存數碼和清除原有數碼 B. 寄存數碼和實現移位C. 清除數碼和實現移位 D. 寄存數碼和實現計數73. 寄存器是一種（ ）A.存放數碼的時序邏輯電路 B. 實現計數的時序邏輯電路C.實現編碼的組合邏輯電路 D. 寄存數碼和實現計數74. 下列器件中, 屬于組合邏輯電路的有 （ ）A. 計數器和組合邏輯電路的 B. 寄存器和比較器 C. 全加器和比較器 D. 計數器和寄存器86. 觸發器輸出的狀態取決于 （）A. 輸入信號 B. 電路的原始狀態 C. 脈沖整形電路 D. 時鐘電

12、路88. 計數器是一種（）A. 組合邏輯電路 B. 時序邏輯電路C. 輸入信號和電路的原始狀態 D. 電路的次態92 可用于總線結構進行分時傳輸的門電路是（ ）A. 異或門 B. 同或門 C. OC 門 D. 三態門27.555集成定時器的主要應用之一是（ ）A. 構成運算放大器 B.構成同步計數器C. 構成單穩態觸發器 D. 構成組合電路59. 555集成定時器的主要應用之一是( )A. 構成運算放大器 B. 構成同步計數器C. 構成單穩態觸發器 D. 構成組合電路87. 555 集成定時器電路中，為使輸出電壓uO3 由低電壓變為高電壓， 則輸入端6和2的電壓應滿足（）A.， B.， C.，

13、 D. ，89. 單穩態觸發器輸出脈沖的寬度取決于（ ）A.觸發脈沖的寬度B.觸發脈沖的幅度C.電路本身的電阻、電容參數D.電源電壓的數值101. 由555定時器接成的施密特觸發電路中，VCC12V，VCO6V，它的回差電壓等于（ ）A.8VB.3VC.4VD.6V105. 模/數轉換器的分辨率取決于（ ）B 輸出二進制數字信號的位數，位數越多辨率越高A.輸入模擬電壓的大小，電壓越高，分辨率越高C運算放大器的放大倍數，放大倍數越大分辨率越高D.輸入模擬電壓的大小，電壓越低，分辨率越高27.555集成定時器的主要應用之一是（ ）A. 構成運算放大器 B.構成同步計數器C. 構成單穩態觸發器 D.

14、 構成組合電路41.555 集成定時器構成的單穩態觸發器可用于（ ）A 穩態觸發器 B雙穩態觸發器 C多諧振蕩器 D施密特觸發器59. 555集成定時器的主要應用之一是( )A. 構成運算放大器 B. 構成同步計數器C. 構成單穩態觸發器 D. 構成組合電路87. 555 集成定時器電路中，為使輸出電壓uO3 由低電壓變為高電壓， 則輸入端6和2的電壓應滿足（）A.， B.， C.， D. ，89. 單穩態觸發器輸出脈沖的寬度取決于（ ）A.觸發脈沖的寬度B.觸發脈沖的幅度C.電路本身的電阻、電容參數D.電源電壓的數值101. 由555定時器接成的施密特觸發電路中，VCC12V，VCO6V，它

15、的回差電壓等于（ ）A.8VB.3VC.4VD.6V105. 模/數轉換器的分辨率取決于（ ）B 輸出二進制數字信號的位數，位數越多辨率越高A.輸入模擬電壓的大小，電壓越高，分辨率越高C運算放大器的放大倍數，放大倍數越大分辨率越高D.輸入模擬電壓的大小，電壓越低，分辨率越高134. 用來鑒別脈沖信號幅度時，應采用（ ）A 穩態觸發器 B雙穩態觸發器 C多諧振蕩器 D施密特觸發器43.逐次逼近型A/D轉換器轉換開始時，首先應將（ ）A. 移位寄存器最高位置1 B. 移位寄存器的最低位置1C. 移位寄存器的所有位均置1 D. 移位寄存器的所有位均置048. 各種A/D轉換器電路類型中轉換速度最快的

16、是（）A.并聯比較型B.逐次漸近型C.雙積分型D.計數型100. 數字系統和模擬系統之間的接口常采用（ ）A.計數器 B. 多諧振蕩器 C. A/D轉換器 D.譯碼器113. 能把模擬信號轉換為數字信號的電路為A. 多諧振蕩器 B. DAC C. ADC D. 施密特觸發器19. 為了把串行輸入的數據轉換為并行輸出的數據，可以使用（ ）A.寄存器 B.移位寄存器 C.計數器 D.存儲器21. 若將一個頻率為10KHZ的矩形波變換成一個1KHZ的矩形波，應采用（ ）電路。A.二進制計數器B.十進制計數器C.譯碼器D.分頻器A. 前者各觸發器是同步觸發的，后者則不同步29. 同步計數器和異步計數器

17、的不同點是（ ）B. 前者由 JK 端接受計數信號，后者則由時鐘脈沖端接受計數信號C. 前者計數慢，后者計數快D. 前者是時序電路，后者是組合電路39. 組合邏輯電路的特點是 （ ）A. 含有記憶元件 B. 輸出、輸入間有反饋通道 C. 電路輸出與以前狀態有關 D. 全部由門電路構成40.同步時序電路和異步時序電路的區別在于異步時序電路（ ）A.沒有觸發器 B.沒有統一的時鐘脈沖控制C.沒有穩定狀態 D.輸出僅與內部狀態有關44.計數器可由（ ）組成。A. 含時鐘脈沖輸入的觸發器 B. 不含時鐘脈沖輸入的觸發器C. 門電路 D. 時鐘電路45.移位寄存器與數碼寄存器的區別是（ ）A. 前者具有

18、移位功能，后者則沒有 B. 前者不具有移位功能，后者則有C. 兩者都具有移位功能和計數功能 D. 前者不具有數碼存儲功能55. 能將正弦波變成同頻率方波的電路為 ( )C 施密特觸發器 D無穩態觸發器。A 穩態觸發器 B雙穩態觸發器88. 計數器是一種（）A. 組合邏輯電路 B. 時序邏輯電路C. 脈沖整形電路 D. 時鐘電路90. 時序邏輯電路與組合輯電路的主要區別是（）A. 時序電路只能計數，而組合電路只能寄存B. 時序電路沒有記憶功能，組合電路則有C. 時序電路具有記憶功能，組合電路則沒有 D. 時序電路具有計數功能，組合電路具有記憶功能A. 加法器 B. 計數器 C.移位寄存器 D.

19、數值比較器。114. 下列電路中，常用于數據串并行轉換的電路為（ A 加法器 B. 計數器 C.移位寄存器 D. 數值比較器。二 填空題1. 用高電平表示邏輯1狀態，用低電平表示0狀態，稱為。2. 當ij時，同一邏輯函數的兩個最小項mimj= 。3. 邊沿JK觸發器的特性方程是 。4. 用來表示時序電路狀態轉移規律及相應的輸入、輸出關系的圖形稱為 。5. 單穩態觸發器可用于實現整形、延時和 功能。6. 與逐次逼近型A/D轉換器相比，雙積分型A/D轉換器的轉換速度。8. PROM的基本電路結構是一個不可編程與邏輯陣列和一個或邏輯陣列。7. 一個容量為2K8的存儲器能存 位二進制數。9. 十進制數

20、(56)10轉換為二進制數為 。10. 邏輯函數的最簡與或式為 。11.數字電路中正邏輯的或門電路與負邏輯的 電路是等效的。12.邏輯函數F=AB，它的與或表達式為 。13.具有8個觸發器的異步二進制計數器，有 種狀態。14. T觸發器的特性方程是 。15.單穩態觸發器除了有整形和定時功能外，還有 功能。16.與逐次逼近型A/D轉換器相比，雙積分型A/D轉換器的抗干擾能力。17.若存儲器有10根地址線和8根數據線，則存儲器容量為 。18. PROM的基本電路結構是一個可編程的或邏輯陣列和一個 與邏輯陣列。19. 十進制數(56)10的8421BCD編碼是 。20. 將邏輯函數化簡為最簡與或式為

21、 。21.TTL 或門的多余輸入端應接_ 電平。22.邏輯函數F=AB，它的或與表達式為 。23.RS觸發器，若R=，則可完成 觸發器的邏輯功能。它的狀態為Q3Q2Q1Q0= 。24.四位同步二進制減法計數器的初始狀態為Q3Q2Q1Q0=0101，經過9個CP時鐘脈沖作用后，26. A/D轉換器輸出的二進制代碼位數越多，其量化誤差。25. 觸發器能將緩慢變化的非矩形脈沖變換成邊沿陡峭的矩形脈沖。27.若存儲器有10根地址線和8根數據線，則存儲器容量為 。28.PLA的基本電路結構是一個與邏輯陣列和一個可編程的或邏輯陣列。29. 8421BCD編碼為(0011 0100)8421BCD的十進制數

22、是 。成該操需要 時間。30.某移位寄存器的時鐘脈沖CP頻率為10KHZ，若將存放在該寄存器中的數據右移8位，完32. CMOS 門電路的閑置輸入端不能 。31. 給128個字符編碼，至少需要 位二進制數。33.觸發器在某一時刻的輸出狀態，不僅僅取決于當時輸入信號的狀態，還與 狀態34.一個4位移位寄存器，經過 個時鐘脈沖CP后，4位串行輸入數碼全部存入寄存器。35.同步時序邏輯電路中所有觸發器的時鐘端應 。36. A/D轉換器輸出的二進制代碼位數越多，其轉換精度 。37.數碼 10000111 作為自然二進制數時相應的十進制數為 。38. PLA的基本電路結構是一個可編程與邏輯陣列和一個或邏

23、輯陣列。39. 8421BCD編碼為(0011 0100)8421BCD的十進制數，它轉換為二進制數是 。40.將模擬量轉換為數字量，采用 _ 轉換器。45. 邏輯函數的 表達式是唯一的。42. 2n選1 數據選擇器有 位地址碼。 43. 存儲容量為10244位RAM，其地址線有 條。44. 數碼 10000111 作為自然二進制數時相應的十進制數為 。41. 邏輯函數變為與非-與非式 。三 基本電路17. 試用八選一數據選擇器實現邏輯函數。22. 分析圖示電路寫出輸出的邏輯表達式7. 試用八選一數據選擇器實現以下邏輯函數12. 試用八選一數據選擇器實現邏輯函數8.試用3線一8線譯碼器74LS

24、138生成多輸出邏輯函數：18. 試用3線一8線譯碼器74LS138生成多輸出邏輯函數：23. 試用3線一8線譯碼器74LS138生成多輸出邏輯函數： 28. 畫出用38線譯碼器和門電路生成多輸出函數的電路圖，多輸出邏輯函數為 4. 試用可編程邏輯器件PLA產生如下一組組合邏輯函數，畫出陣列圖。 9. 用可編程邏輯器件PLA產生如下一組組合邏輯函數，畫出陣列圖。 14. 試用PROM實現一組多輸出邏輯函數，畫出存儲矩陣的點陣圖。 24. 用PROM設計一個組合邏輯電路，用來產生一組邏輯函數，畫出存儲矩陣的點陣圖。 5. 分析如圖74LS161電路，畫出電路的狀態轉換圖，說明構成的是幾進制計數器？30. 分析圖示計數器電路，說明多少進制計數器，并列出狀態轉移表。35. 分析示計數器電路，說明多少進制計數器，并列出狀態轉移表40. 圖示電路為可變進制計數器，試分析當控制變量M1和M0時，各為幾進制計數器,分別畫出電路的狀態