1、Power MOSFET IC的結構與電氣特性Power MOSFET IC(以下簡稱為MOSFET)廣泛應用在各種電源電與汽等域，雖然最近幾MOSFET在高速換(switching)與低ON阻抗化有相當的進展，過一般認為未MOSFET勢必會朝高性能方向發展，因此本文要介紹MOSFET IC的構造、電氣特性，以及今後技術發展動向。MOSFET IC的構造圖1是N channel Power MOSFET IC的斷面構造，本MOSFET的gate與source之間，亦即gate pad的周圍設有可以防止靜電破壞的保護二極體，因此它又稱為body diode。馬達驅動電與斷電電源供應器(UPS)等

2、DC-AC轉換inverter等應用的場合，保護二極體可以充分發揮它的特性。圖1 Power MOSFET IC的構造圖2是MOSFET的結構分，由圖可知MOSFET結構上可以分成縱型與橫型種type；縱型type還分成平板(planer)結構與溝槽(trench)結構種。表1是上述結構特徵與主要用途一覽。圖2 Power MOSFET IC的分構造 區分 特性 耐高壓化 低ON阻抗化 低Ciss (低Qg) 低Crss (低Qgd ) 特徵planer 縱型低耐壓( 100V以下)trench 高耐壓、低電DC-DC converter AC-DC switching電源 驅動小型馬達 UP

3、S電源 汽電機 inverter高耐壓(planer) 低耐壓 橫型高耐壓 高速、高頻RF增幅輸出 (動電話) 高頻電增幅百MHz(基地臺設備) GHz用途表1 Power MOSFET的構造與用途縱型構造縱型構造適用於高耐壓/低ON阻抗MOSFET，目前中/高耐壓(VDSS=200V)的MOSFET大多採用縱型結構。雖然部份低耐壓(VDSS=100V)的MOSFET也使用縱型結構，過一般要求低容、高速switching特性的場合，平板(planer)結構比較有；要求低ON阻抗特性時，則以溝槽(trench)結構比較適合。最近幾製程與加工設備的進步，溝槽結構的MOSFET在低容化(低Qg，Qg

4、d化)有相當的進展，因此從應用面觀之縱型與溝槽結構的MOSFET，者的低容化特性已經沒有太大差。如上所述縱型結構的MOSFET具備高耐壓、低ON阻抗、大電等特徵，所以適合當作switching元件使用。橫型構造橫型構造最大缺點是符合高耐壓/低ON阻抗等要求，過它低容特性尤其是逆傳達容(歸返容)Crss非常小。如圖2(b)所示，gate與source之間的容被field plate遮蔽(shield)，因此結構上非常有。過橫型構造的cell面積很大，單位面積的ON阻抗比縱型構造大，因此一般認為適合switching元件使用，只能當作要求高速/高頻等高頻增幅器常用的輸出控制元件(device)。今

5、後發展動向橫型構造比較適用於低耐壓switching元件，主要應用如驅逐CPU core的VR(Voltage Regulator)等等。一般認為VR未會朝向0.8V/150A方向發展，此外為支援遽變負載可作高速應答，如電站應答di/dt=400A/s的速特性，未勢必成為必備條件之一。由於低電壓化需求必需抑制電壓幅寬，相對的電壓變動容許值必需低於十mA以下，然而複電容並的結果，卻造成電基板變大等困擾，有效對策是提高電源switching的頻，也就是目前200300kHz的動作頻，未勢必將會被25MHz CPU驅動用VRB(Voltage Regulator Block)取代。此外基於高頻域的動

6、作性等考，結構上比較有的橫型構造則被納入檢討。由於橫型構造屬於source-source，因此要求高速性的high side switch已經採用橫型構造，low side switch(整用)則用縱型結構將晶片堆疊在同一stem，藉此消除導線電感(inductance)進而形成高性能MOSFET元件。MOSFET IC的應用圖3是MOSFET IC主要用途與今後發展動向一覽；橫軸是元件的耐壓值VDSS，縱軸是元件應用上的動作頻。圖3 Power MOSFET IC用途與發展趨勢(一).電源系統電源系統要求MOSFET IC具備能源(energy)、高效、輕巧、小型、低噪訊(noise)、低高

7、頻電、高可靠性，以及高速負載應答(峰值負載電)等特性。在switching電源中，進展最快速的是DC-DC converter與驅動CPU的VR，尤其是驅動CPU的VR，除低電壓化/大電化之外，今後要求小型/高速化(高 化)，因此動作頻(控制IC的PWM頻)有高頻化的傾向。雖然目前主是200300KHz，過未會逐漸朝400700KHz，甚至1MHz高頻化方向提升。然而高頻化的結果，卻造成MOSFET的switching損失大幅增加，雖然FOM(Figure Of Merit)是MOSFET高性能化的重要指標，過基本上低RDS(on)，Qgd才是根本對策。圖4是Power MOSFET IC的性

8、能指標，亦即FOM改善經緯。圖5是gate內部阻抗Rg與電源效的關係，由圖可知動作頻=300kHz時，Rg會從3變成0.5，電源效則改善1%以上；如果動作頻=1MHz時，電源效則改善5%以上。雖然gate內部阻抗Rg會隨著元件種出現差，過動作300kHz頻超過 以上高速動作時，建議者選用Rg低於2的type。VR用MOSFET的選擇重點如下:a.high side device低ON阻抗(輸入電壓Vin會改變優先)。 低Qgd特性。低gate內部阻抗Rg(低於2)。b.high side device超低ON阻抗(輸入電壓Vin會改變優先)。 低Qgd特性。低Qg特性。低Crss/Ciss特性

9、(輸入電壓Vin會改變優先)。 高速二極體特性(快速的逆原時間trr)。圖4 低Qgd與低RD(an)化的發展動向圖5 gate內部阻抗與效的依存性(二).汽電機如引擎控制器、安全氣曩、ABS、HEV/FCEV操控馬達、廢氣控制、內LAN用繼電器代用品等，電系統內部都可以發現功MOSFET IC的蹤影，由於這些控制系統涉及人身安全，因此除高可靠性之外，要求MOSFET對所有破壞模式具備強大的耐(承受能；以下簡稱耐)。有關廢氣控制與能源問題，低ON阻抗特性的MOSFET非常適合，過為確保負載短破壞耐，所以低ON阻抗特性往往受到某種程的犧牲，所幸的是具備過溫遮斷功能的熱能(thermal)FET已

10、經商品化，而內建智慧型(intelligent)電，以保護電簡化/高可靠性為訴求，以及附設保護負載短+自我診斷輸出端子、內建可以檢測溫/電功能的晶片，已經正式進入研發階段。(三).馬達驅動應用以往MOSFET IC的馬達驅動應用，主要是印表機、影印機、硬碟機等電腦與事務機器域，最近幾這些機器基於高速送紙、高速起動、高速停止的市場需求壓，以及要求提高馬達的控制精等自設計者的需求，因此採用同時具備高速應達(response)，與低損失、低耐壓功MOSFET IC的case有逐增加的趨勢。此外上述應用基於成本考大幅簡化驅動電，因此以P channel MOSFET與N channel MOSFET補

11、償型(complementary)元件居多，由於動作頻大多低於50kHz，所以元件設計上非常重視低ON阻抗特性。雖然上P channel MOSFET的ON阻抗比N channel MOSFET大，過隨著製程微細化，者幾乎達到無差程。採用內建P channel與N channel耐壓低於60V，外型封裝似SOP-8小型元件的也斷增加。(四).可攜式電子產品使用電池驅動的大電(A10A)可攜式電子產品，以筆記型電腦(Note BookPersonal Computer以下簡稱為NB-PC)最具代表性。NB-PC的AC充電電源與電池換選擇開關，以及各種負載開關(load switch)，大多使用P

12、 channel MOSFET；至於鋰子電池的保護電充放電開關，則使用小型封裝低ON阻抗的P channel MOSFET。隨著筆記型電腦的高速化與處資容遽增，必需提供大的電給CPU，這意味著鋰子電池的動作電也隨著提高。以往小型鋰子電池pack大多是以呈密封態，因此大多使用小型封裝低ON阻抗的P channel MOSFET。目前耐壓-30V,RDS(on)=3.6mtyp，超低ON阻抗小型封裝的LFPAK(SOP-8 pin compatible)已經商品化，RDS(on)=2.7typ同樣是小型封裝的產品HAT1125H，則正在開發中。(五).Audio應用以往Audio OP增幅器大多採

13、取比方式，最近受到電化的影響，Audio設備也改用位化switching技術。由於Audio OP增幅器的電源，大多使用電源變壓器與大容電解電容，因此電源模組改用switching電源，上可以獲得小型、輕巧、電等多重效益，過實際上輸出模組的增幅器基於噪訊、偏斜THD(Total Harmonic Distortion)等，Audio設備特有的特性等考，加上設備系統屬於比結構，因此無法期待功增幅器整體的效可以獲得改善。所幸的是電源模組與輸出增幅模組都導入switching技術，因此業者也逐漸改用位化增幅器。未位化增幅器適用於 以上Audio高功輸出段，該輸出段與switching電源一樣，屬於h

14、alf bridge與full bridge結構，可用300MHz以上動作頻switching。上述電與switching電源一樣，high side與low side元件都設有所謂的dead time，需注意的是設定時間過大的話，會有波形歪斜之虞。此外用PWM變調作十ns脈衝寬控制，switching速太慢的話，同樣會影響波形歪斜，因此MOSFET IC必需具備100150V的耐壓，十m低ON阻抗特性，十pF以下低歸返(return)容Crss，加上低噪訊化的等高速switching，與高Vth(Vth>3V)等特性。一般認為今後除噪訊與波形歪斜問題之外，低電感化、低容化的同時，勢必針

15、對封裝與元件結構進特性提升，才能完全滿足以上的要求。().家電設備事實上功MOSFET IC是日常生活可或缺的必要元件之一，如日光燈inverter就是由MOSFET IC典型應用實。今後MOSFET IC的應用，會擴展至液晶、電漿面板在內的各種平面顯示器，以及面板驅動用sustain switching，與液晶電視的燈管驅動用inverter等域。MOSFET IC的發展動向低電感化、低阻抗化封裝技術如上所述隨著壓比較器(regulator)動作頻的高頻化，今後除改善元件的RDS(on)，Qg，Qgd，Rg特性之外，小型化封裝技術也是關鍵性技術。具體而言封裝上必需盡低source固定導線(b

16、onding wire)阻抗RW、source/gate的電感成份Ls，Lg。以gate電感Lg為，為使gate容Qg能在ns時間內充電，所以gate電Ig必需在ns時間內站。source電感會低效圖6是明有關high side元件的source電感Ls的影響，它市針對source導線電感Ls內產生的電壓VLS與動作頻，進依存性計算獲得的結果。雖然SOP-8封裝的Ls取決於source導線長、直徑、，過即使如此，它的source導線電感Ls大約有25nH。5nH的場合，動作頻超過3MHz的VLS，Id=10A時，超過1V在5MHz就會變成1.5V(Id變成20A大電時，source導線電感Ls

17、內產生的電壓VLS，分別變成2倍亦即:2V/3MHz,3V/5MHz)。 至於high side的Tr1，該Ls會對gate驅動電壓轉換成負歸返，進而使ON阻抗朝上升方向動作，接著再受到VLS的影響，此時即使未對gate施加充足的驅動電壓，switching時間(上升時間tr)也會自動變長，turn ON損失則大幅增加，尤其是high side元件必需限制脈衝寬狹窄時間，因此高頻動作時上述問題會加突顯。由此可知source電感Ls對高頻特性具有影響，同時還會低電源效。有效對策除事前的模擬分析，與事後的調整修正之外，低電感、低阻抗無導線結構的封裝方式勢必成為未主，值得一提的是低導線的寄生sour

18、ce電感Ls，也是非常重要的關鍵性技術。圖6 source inductance的影響小型高散熱效的封裝技術似CPU驅動用電壓比較器與二次端同步整用途，要求高頻化/大電化的同時，小型化之後單位面積高電密則是未的趨勢。一般Power MOSFET IC的封裝於印刷電板的場合，MOSFET IC動作時產生的熱是透過電板排除，所以刷電板的溫必需抑制在105oC以下，這意味著好的卻技術非常重要。圖7是國外業者正在開發的小型/低熱阻抗封裝LFPAK-i(Inverted Type)的結構，由圖可知它是屬於lead彎曲type。本MOSFET IC最大特徵是用屬頂端(header)散熱，由於單純lead彎

19、曲type，gate與source的電極左右相反，因此使用上非常方，設計上必需使上述電極似LFPAK、SOP-8作同方向佈線。 LFPAK與LFPAK-i比較時，附卻風扇空氣卻的熱飽和態封裝熱阻抗，可以從25oC/W至15oC/W，大約減少40%左右，由於channel溫低，動作時的ON阻抗也隨著下， tpw=0.5s10s過渡時間變成只有原的1/31/5，所以峰值動作時可以獲得大電化效益。圖7 Power MOSFET IC的封裝複合化/積體化a.內建SBD的Power MOSFET IC圖8是高效DC-DC converter電源用Power MOSFET IC複合化/微積體化實，Powe

20、r MOSFET IC應用在非絕緣型DC-DC電源時，似圖8組合High side與Low side的電，為避免上/下元件同時ON，因此上/下元件設置OFF時段(dead time)，在該時段使用Low side內建的二極體，會因為該二極體的VF=0.8V電壓下，與逆原時間trr的影響，產生High side的turn ON損失，進而變成高頻動作最後導致效低等結果。有效對策如圖8所示，將SBD(Shot key Barrier Diode)接，藉此避免dead time期間電會在二極體動，同時低turn ON損失。圖8(b)是將SBD微積體化至Low side MOSFET IC內部，藉此消除

21、寄生電感的設計。圖8 一體封裝方式改善VF，trr特性內建驅動IC的Power MOSFET可以滿足高頻化需求，尤其是CPU資處容增加，提供CPU電的電壓比較器必需同時具備低電壓、大電、高速應答、高效、輕巧、小型多重特性。傳統技術使用大容電容器等被動元件，可是如此設計卻造成搭載電壓比較器的電基板面積敷使用等後果，雖然高頻化可以解決上述問題，過反面缺點switching損失增加效低。因此Intel提案將驅動IC與上/下Power MOSFETIC積體於QFN56 package內，形成所謂的SiP(System in Package)結構。值得一提的是Intel根據Driver-MOSFET i

22、ntegrated SiP(DrMOS)規範製成的Driver-MOSFET積體SiP目前已經正式商品化。c.高功能/高可靠性汽電機用途的MOSFET必需具備強大負載短耐與高可靠性，為符合如此嚴苛要求，國外業者推出如圖9所示，具備過溫遮斷功能的熱(thermal)型FET，當負載短等因素造成MOSFET channel溫Tch溫達150±20oC時，內建於晶片上的溫感測部，與過熱遮斷/限制過電電就會開始動作，接著接主功(main power)MOSFET的source-gate之間，過熱遮斷用MOSFET會變成ON，如此可以達成保護功MOSFET IC的預期效果。 有關遮斷後的原方式

23、可分為Latch Type與Hysteresis Type種，它的動作特徵分別是:Latch Type:未將遮斷後source-gate之間的電壓歸(reset)，就無法回正常動作。Hysteresis Type: 遮斷溫低於額定值自動回正常動作。此外國外業者正積極開發具備自我診斷功能的功MOSFET IC，當MOSFET發生元件損壞，或是外部電如負載open、負載short時，該MOSFET可以自動進智慧型自我診斷動作，藉此保護系統整體的安全。圖9 具備過溫遮斷功能的熱型FETMOSFET IC的電氣特性圖10是Power MOSFET IC的等價電與關鍵性特性，雖然這些特性項目與破壞耐都是

24、MOSFET IC高性能的想指標，過基本上如ON阻抗RDS(on)與耐壓VDSS等典型的互動關係中，已經與其它特性發生密可分的關係。此外在各特性項目中並是所有特性都有溫依存性(互動關係)，換言之具體掌握Power MOSFET IC的電氣特性，對設計者選擇適合的MOSFET具有決定性的影響。圖10 Power MOSFET IC的等價電與關鍵性MOSFET IC的Rw，Lg，Ls等(parameter)取決於封裝方式；Rw主要是source wire的阻抗成份；Lg是source wire的寄生電感成份；Ls是gate wire的寄生電感成份，過人遺憾的是一般技術資(data sheet)都會

25、記載這些。表2是Power MOSFET IC的最大額定值，表中的額定項目同樣與其它特性有密可分的關性，因此必需注意有些特性允許同時出現。雖然最大額定drain電ID，上可以用表2的計算公式加以規範，過實際上某些超低ON阻抗產品(m等級)，它的最大額定drain電ID經常超過100A，由於ID受限於封裝時的導線固定溶斷電，這意味著最大額定drain電為 導線的溶斷電具有相當的裕(安全係)。過實際上考慮電動時，drain與source lead產生的熱， TO-220封裝方式75A的額定電反而是比較合的據。表2 Power MOSFET IC的最大額定值(2SK3418,Tch=25oC,)有關

26、反覆動作時的脈衝電額定值Id(pulse)r，以Renesas公司的2SK3418為，在tpw=150s=150s，反覆周期T=300s(duty 3.3kHz)，case溫Tc=90oC條件下，取Tchmax的延遲為120oC的話，根據表2的式求得最大容許值如下:式中的ch-c(tpw/T) 是2SK3418的過渡熱阻特性，它可以用圖23的資進下計算:ch-c(tpw/T)=0.501.14=0.57oC/W根據2SK3418的技術資可知RDS(on)max為0.0055；溫係則引用RDS(on) - Tc特性curve求得a=1.77；ch-c(tpw/T)是pw/T時的channel與c

27、ase之間的過渡熱阻抗。此外電值IAP與能EAP等基本額定值，是以avalanche動作時，channel溫在Tchmax<150oC範圍內為前提。Power MOSFET IC主要應用在功電終端輸出段，由於使用上必需面對各種嚴苛的動作要求與環境考驗，因此MOSFET IC經常在使用中遭到破壞，有鑑於此本文要探討有關Power MOSFET IC使用上的盲點與破壞機制，同時介紹各種對策技巧避免元件產生發熱、損毀問題。Power MOSFET的破壞模式表1是MOSFET IC應用域與破壞模式一覽。Power MOSFET的破壞模式可分為五大，分別是:.潰散(Avalcache)破壞模式(又

28、稱為過電壓破壞模式)當電(surge)電壓超過元件最大定額電壓VDSS時，電電壓會到drain與source之間，嚴重時甚至會進入伏電壓V(BR)DSS域，當電電壓積一定能(溫、電、dv/dt)時，就會引發元件損壞等後果。.ASO(Area of Safe Operation)破壞ASO破壞是指元件的最大定額drain電ID，超過drain與source之間的電壓VDSS與容許channel損失Pch所造成的破壞而言。由於它是過電、過電壓與過電，超越安全動作域造成的破壞現象，因此又稱為發熱要因破壞。發熱要因可分為續性與過渡性種，具體內容分別如下:續性發熱a.在活性域(比動作)以直電，或是一定的

29、duty施加續脈衝電時，極造成元件發熱現象。 b.ON阻抗RDS(on)造成的損失(尤其是溫升造成該損失超越容許散熱電容時)也會引起元件發熱。c.drain與source之間的電電IDSS造成的損失(無卻風扇封裝高溫動作的場合除外，一般而言它比其它損失低)，也會引起元件發熱。過渡性發熱a.脈衝性過大電(又稱為one shot脈衝ASO破壞)也會造成元件發熱現象。b.負載短造成過大電(又稱為負載短ASO破壞)也會使元件出現發熱現象，它與溫有依存性(與溫有互動關係)。c.switching損失(turn ON，turn OFF時)造成的元件發熱現象，它與動作頻有依存性。d.內建二極體(diode)

30、逆回時間 trr 造成的損失也會引起元件發熱，它與溫、動作頻有依存關係。.內建二極體的破壞它是指Power MOSFET內建的二極體電壓逆回時，造成Power MOSFET的寄生雙極性電晶體(bipolar transistor)動作，進而引發元件破壞現象而言。.寄生波動破壞現象主要原因是寄生電感(inductance)(gate、source、負載drain，與各電接之間的電感產生的現象)造成波動性振動電壓，進而引發正歸與gate over shot電壓導致元件遭到破壞。.靜電破壞(gate surge造成的過電壓)它可分為外部電對Power MOSFET的gate-source之間，施加s

31、urge過電壓造成gate過電壓破壞現象；以及人體、封裝作業、測設備等帶靜電物體，造成的gate ESD(Electro Static Discharge)破壞現象等大。由於實際上Power MOSFET引發(trigger)的破壞原因錯綜複雜，因此必需根據用途與動作要求，針對這些破壞模式進事前分析，依此選擇最適宜的元件才是根本解決對策，此外電設計階段，事前的電定與封裝細節檢討，也是非常重要的一環。(a)民生、產業用:重要項目，使用上必需考慮電定、元件特性、破壞特性等等:需注意項目(b)汽產業用表1 MOSFET IC應用域與破壞模式一覽Avalcache破壞與對策所謂Avalcache破壞是

32、指誘導負載時，switching動作turn OFF產生的flyback電壓，或是drain負載的寄生電感產生的spike電壓，超越Power MOSFET的drain-source額定電壓，並進入損毀(breakdown)域導致元件發生破壞現象而言。圖1分別是測試Avalcache破壞耐的電，以及Avalcache破壞的動作波形。如圖所示它將電壓波形的時段 定義為元件潰散(Avalcache)期間。假設元件發生surge電壓，即使該surge峰值電壓Vds(peak)是在VDSS(最大額定值)<Vds(peak) V(BR)DSS範圍內(亦即超越額定電壓卻未進入Avalcache伏域)

33、，然而元件的實質耐壓V(BR)DSS會出現掉入Avalcache範圍，與無掉入Avalcache範圍之虞種可能，因此筆者建議選擇元件時最好採用保證Avalcache耐的MOSFET IC比較妥當。Avalcache耐保證元件對Avalcache電定額IAP、Avalanche能(energy)值EAR都有嚴謹規範，它可用下學公式表示:L負載造成的能一般是用E=(1/2)LI2表示，需注意的是（）括號內的項次，它意味著即使相同耐的元件，由於使用的電源電壓VDD同，Avalcache電值IAP也會隨著改變。如V(BR)DSS=550V 高耐壓元件，分別使用VDD1=50V,VDD2=350V種電源

34、電壓，VDD1=50V時（）括號內的值為1.1；VDD2=350V時（）括號內的值則分別成為2.75倍、2.5倍，換話如果以Avalcache電值IAP觀察元件的耐時，根據下計算式證實delaying D必需低於37%。換話假設L=1mH,V(BR)DSS=550V,VDD1=50V，元件保證IAP=10A(亦即EAR=22mJ)，實際使用條件VDD2=50V時，IAP必需在6.3A範圍內使用，除此之外Avalcache態下的峰值頻道(peak channel)溫， Tch(peak)同樣需在定額頻道溫Tchmax(<150oC) 範圍內使用。(a)標準測試電(c) Avalcache能

35、的計算式如圖2所示，影響Avalcache破壞耐值的要因有三項，分別是: Avalcache電值IAP定額造成的限制主要原因是Avalcache耐保證元件，與一般動作電ID定額一樣，都會受到Avalcache電IAP定額的限制。Avalcache時channel溫Tch over造成的限制它與一般動作一樣，Avalcache動作時的channel溫Tchmax.只有150oC，這意味著ON阻抗與switching損失如果接近Tch=150oC的話，就能以Avalcache方式動作。Avalcache時dv/dt造成的限制尤其是Avalcache耐的破壞值，隨著dv/dt變大有低的傾向。圖2 影

36、響Avalcache破壞耐的要因圖3是針對高耐壓500V等級MOSFET元件，2SK1168的Avalcache破壞電IAP，與Avalcache破壞能EAR是否會隨著負載電感L移動，進實驗獲得的結果。根據測試結果顯示隨著電感L值增加，破壞電IAP會逐漸低，破壞能EAR則出現變大傾向，由此可知判斷Avalcache破壞耐壓的強弱，必需同時檢討破壞電IAP與破壞能EAR。一般而言低低電感值L 、大破壞能EAR的MOSFET IC，通常Avalcache耐都比較大。圖3 Avalcache破壞電與破壞能的關係圖4是有關Avalcache破壞電IAP，與dv/dt 耐依存性測試結果。由圖3的等價電可

37、知，Power MOSFET是由drain與source之間寄生雙極性電晶體構成，因此dv/dt 變得非常急峻時，就會出現通過輸出容Cds的過渡性電開始動，當等價電的Rb過渡性峰值電壓超越VBE(on)(大約是0.6V)時，寄生雙極性電晶體會變成ON，最後造成元件的破壞耐大幅低等嚴重後果。所幸的是圖4測試結果顯示， dv/dt10V/ns還在安全域的動作範圍，所以使用上還算安全。必需提醒者注意的是dv/dt的耐，隨著元件種會有很大的差，因此使用上必需特別謹慎。(a)測試電(b)測試結果圖4 Avalcache破壞電與dv/dt 耐圖5是實際Avalcache的波形。此處以Avalcache耐保

38、證元件2SK2869為，介紹如何判斷該元件的特性是否在保證範圍:.Avalcache動作為one shot pulse時a.首先確認Avalcache電IAP，是否在Avalcache保證電定額IAPmax.範圍內？根據圖6Avalcache耐保證值，與破壞電值的IAP - L依存性可知，L=5mH條件下，IAPmax.大約是7.5Amax，依此確認圖5的波形為4A，仍然在保證範圍內。b.確認Avalcache動作時的channel溫Tch是否在Tchmax.<150oC範圍內？計算Avalcache動作時的channel溫Tchmax.，必需先求出Avalcache動作前的起始頻道溫T

39、(s)ch(周圍溫TAcase溫TC ON阻抗損失+switching損失造成的溫升)。假設T(s)ch=60oC，而且dv/dt在安全動作範圍內使用，Avalcache動作時的channel溫Tch，可用下學式表示:Tch=T(s)ch+Pchch-c(t)=T(s)ch+(1/2)V(BR)DSSIAPch-c(t)式中的ch-c(t)為過渡熱阻抗，它可以從MOSFET元件的熱阻抗特性技術資求得。潰散(Avalcache)期間ta=400s 的過渡熱阻抗計算如下:ch-c(t=400s)=Ys(t)ch-c=0.084.17=0.3336oC/W接著將各據代入上式，就可以求出channel

40、溫 Tch。Tch=60+(1/2)8040.3336=113.4oC根據以上計算結果可知channel溫Tch=113.4oC，仍然在定額Tchmax<150oC保證範圍內。圖5 Avalcache期間與Drain-Source之間的電壓電波形的關係.Avalcache動作為續反覆態時Avalcache動作為續反覆態時，基本上它是以Avalcache電IAP，與channel溫Tch點為基準作保證，所以使用上必需進以下確認動作:a.確認反覆Avalcache動作時的channel溫圖7是反覆Avalcache動作時的channel溫特性，如圖所示Power MOSFET的channel

41、溫Tch可分成:一.周圍溫TA以及case溫Tc 部二.ON阻抗RDS(on)損失造成的溫升Tch(R)部三.Avalcache動作損失造成的溫升Tch(AV)部三大部份，因此選用Power MOSFET IC時，必需仔細確認以上所有channel溫，是否都在最大定額亦即channel溫150oC保證值範圍內。b.確認起始channel溫T(s)ch上述channel溫結構中，部的TA、TA，加上部的Tch(R)就是所謂的起始channel溫T(s)ch ，由於該溫與Avalcache電的delaying也有關，同時是one shot脈衝動作，與續動動作可或缺的據，因此設計上必需作精密的計算與

42、事後檢討。圖6 Avalcache耐保證值與破壞電值的關係( IAP - L依存性)c.確認電感(inductance)Avalcache電的保證範圍(考圖6)根據圖6的資可知， T(s)ch=25oC實用的電感值，與Avalcache電仍在保證範圍內。d.確認起始channel溫T(s)ch與Avalcache電的delaying rateAvalcache電的使用範圍IAP，必需符合channel Tchmax=150oC要求，然而IAP會隨著起始channel溫斷改變。此處用起始channel溫(周圍溫TA、case溫Tc 、ON阻抗損失等條件)計算delaying，假設續Avalcac

43、he動作時的total channel溫 Tchmax，是以Power MOSFET case溫Tc當作基準，如此就能夠用圖8的學式求得channel溫。如果是用case溫Tc，而是以周圍溫TA作計算時，計算式中的直熱阻抗ch-c可以改用封裝態時的總熱阻抗ch-A，此時必需用下公式計算實際封裝基板，與設在卻風扇上的熱阻抗ch-A。ch-A = ch-c+(I +c )+FI:絕緣sheet的熱阻抗(oC/W)。F:卻風扇的熱阻抗(oC/W)。c:接觸熱阻抗(oC/W)。表2是用上述學式，計算反覆Avalcache動作時channel溫Tchmax.獲得的結果。(a)channel溫的構成圖7

44、反覆Avalcache動作時的channel溫特性圖8 Channel溫升的計算式表2 反覆Avalcache動作時的channel溫Tchmax. 實際計算接著以2SK2869、圖5的Avalcache動作波形IAP=4A,ta=400s，以及反覆動作為，試算幾種同條件時的Avalcache動作時channel溫Tchmax.，計算結果如下:反覆周期T=100ms(f=100Hz)，case溫Tc=60oC的條件下，上述one shot 脈衝的Tch=113.4oC時，表2的No.4為138.1oC(仍在保證範圍內)。當IAP=4.6A時，表2的No.6達到Tch定額的150oC。Tc=80

45、oC時，必需以大的delaying裕抑制IAP，使表2的No.17能夠低於3.6A以下。 周期反覆變化的場合，T 7ms(f150Hz) 時會達到Tchmax(150oC)範圍。提醒者注意:實際檢討Power MOSFET保證值時，除用dv/dt等各元件的V(BR)DSS分佈特，性進整體性檢討之外，如果發生計算值比元件的保證值低的場合，必需即與元件廠商作進一步的確認。圖9是有關Avalcache破壞的抑制surge電壓對策，該對策主要考慮是Power MOSFET一旦發生Avalcache破壞時，各drain、source、gate電極之間會出現短現象，尤其是元件遭受破壞後，以測儀檢查drai

46、n-source時，呈現open態的元件通常都是晶片本身短，導致source導線溶斷所造成，因此必需進對策抑制surge電壓。如圖9所示，抑制surge電壓的方法有三種，分別如下:.縮短、加粗主電電(亦即電源電壓負載、負載drain端子之間、surge吸收二極體drain端子之間)的導線(pattern)，封裝時則盡低寄生電感Ld,Ls。.雖然上無法使封裝導線的寄生電感變成0，過為抑制surge電壓，可以插入gate外置電阻RG，藉此減緩turn OFF時的dv/dt(並接時也需在各元件插入電阻)。雖然百的gate電阻RG，可以發揮很好的寄生電感抑制效果，然而turn OFF的switchin

47、g損失卻有增大的傾向，而且並接時的過渡電均衡性極化，因此設定阻抗值必需作通盤性檢討。 .drainsource端子之間插入CR Snubber，或是surge吸收二極體時，未加粗、縮短封裝導線的話，就無法發揮surge電壓抑制效果。此外筆者建議封裝CR Snubber，或是surge吸收二極體時，盡靠近Power MOSFET的drainsource端子，比較容獲得預期的效果。圖9 Avalcache破壞的對策ASO破壞與對策ASO破壞主要原因是一般動作發生的負載短，或是明原因造成驅動電壓，變成under driver偏ON態域，當某個電壓施加於drainsource之間時，該元件即陷入續動作

48、態，進而引發局部性發熱並在極短時間內破壞元件。此外高頻反覆動作或是並接時，如果未作適的散熱設計，Power MOSFET有可能因熱增導致元件遭受破壞。圖10是ASO破壞常用的對策，ASO破壞的對策可以分成三個步驟，分別是:對策1:確認元件是否在順偏壓(bias)ASO安全動作域，它的溫dealying是否妥當？ 對策2:賦予適當裕，進散熱設計。對策3:根據電、機器設備等各種條件設定負載短，接著設計過電保護電。圖10 ASO破壞與對策基於Rs會變成損失等考慮無法插入Rs，卻又希望電的動作電值能夠超過規定的drain電時，必需先檢測Power MOSFET的ON阻抗RDS(on)電壓下程，接著依序

49、透過R2 R1 R3操作步驟使保護電ON，最後再turn OFF使主Power MOSFET的gate-source之間的電壓低於Vthmin，此時turn OFF的時定 R3必需比turn OFF時定R1 (決定switching時間)大，如此才能避免遮斷過電時發生surge電壓。另一種方法是基於負載短時的電比一般高倍十倍，V(surge)=Ldi/dt 會因寄生電感導致surge電壓變大等考，所以用Tr1的gate電阻rg，以軟體方式控制Tr1的遮斷速。正常動作時Power MOSFET的gate-source驅動電壓VGS，可用下學式表示:VGS:Power MOSFET元件ON阻抗域動

50、作的電壓。式中的 R1,R2,R3各阻抗值的單位全部都是(k) 。過電保護遮斷時的gate維持電壓VGS(cutoff)，可用下學式表示:提醒者注意上述gate維持電壓VGS(cutoff)，必需維持在Power MOSFET元件gate-source遮斷電壓GS(off) 規範的最低值以下。主要由是Vth屬於負的溫特性(= -5mV7mV)，加上負載短時過電極造成channel溫升現象，如果上述電壓未維持在規範值以下的話，gate驅動即使處於OFF態，仍然會有無法完全OFF的微小電動，隨著溫上升 Vth低電增加 Vth低一性循環，電斷電增加的結果，極導致Power MOSFET元件遭受破壞，

51、因此設計驅動電的Vout(off)時，同樣需要將以上問題一併入考慮。圖11(a)、(b)分別是順偏壓ASO圖與溫delaying特性圖。此處以tpw=10s,Tc=75oC為，介紹有關ASO的溫delaying的應用技巧。首先確認Tc=25oC的保證值根據圖11(a)可知c=25oC時，PD=VdsId=50V 30A=1500WTc=75oC的delaying rate，根據圖11(b)可知=60%，因此:PD(Tc=75oC)=PD(Tc=25oC)0.6=1500W0.6=900W接著在ASO圖中找出 的線條，該線條就是該元件的溫delaying。圖12中詳細記載有關Power MOSF

52、ET元件的負載短耐，與過電保護遮斷時的注意事項。如果Power MOSFET IC應用在馬達驅動電時，遇到似負載發生短過電保護電開始動作之前，也能夠承受破壞的特殊案時，設計上請遵循過電保護偵測設計時間是破壞時間的1/21/3的注意事項。(a)順偏壓ASO圖(b)溫delaying圖11 順偏壓ASO(安全動作範圍)與溫delaying如圖12所示，負載短耐與實際電源電壓VDD(VDS)有互動關係，VDS越大負載短造成的施加電Ps(=VDSID(S) 也越大，因此Power MOSFET元件會在很短時間遭到破壞，雖然破壞時間隨著元件種同，過通常設定過電保護偵測時間，都低於破壞時間的1/21/3。

53、以圖12的2SK1518、2SK1522元件為，過電保護偵測時間，設定在1015s以下的話就非常安全。 隨著元件種同負載發生短時，必需遮斷的短電值是正常動作電510倍左右，尤其是低Ron、高gm特性的高性能Power MOSFET元件，短電有變大向傾，而且施加電越大，相對的負載短耐就越低。需注意的是遮斷過電時，負載的寄生電感會引發surge電壓。此外遮斷過電時，元件的耐壓如果發生崩潰(breakdown)的話，即使是Avalcache耐保證元件，都無法承擔如此巨大衝擊，因此設計上必需設法抑制surge電壓，絕對可使surge電壓超過元件的耐壓定額VDDS，否則後果就堪想像，圖12是surge電

54、壓的波形。圖12 負載短耐與保護上注意事項Power MOSFET的散熱設計設計Power MOSFET的封裝散熱時，必需衡實際使用環境與各種主、客觀條件，如此才能獲得高效的散熱卻效果。此處根據下動作條件、散熱片、封裝條件，以2SK1170(500V/20A,RDS(on)=0.27max.,TO-3P) Power MOSFET元件為，介紹設計channel溫Tch1200C的方法。.動作條件周圍溫: TA=500C。動作電: ID=8A/10A 種。tPW=10s ,duduty:50%max.(f=50kHz) 。switching損失:Pth=500W,tf =0.2s(此處ton損失)。.散熱板的規格三種熱阻抗F分別是:F = 0.50C/W-()F = 1.00C/W-()F = 1.50C/W-()使用雲母片(mica)(內含silicon、grease)I + c= 0.80C/WI:雲母片的熱阻抗(0C/W)。c