1、本文格式為Word版，下載可任意編輯二進制計數器的原理 1.二進制異步加計數器的原理 原理分析:假設各觸發器均處于0態，依據電路結構特點以及D觸發器工作特性，不難得到其狀態圖和時序圖，它們分別如圖8.4.2和圖8.4.3所示。其中虛線是考慮觸發器的傳輸延遲時間tpd后的波形。 由狀態圖可以清晰地看到，從初始狀態000(由清零脈沖所置)開頭，每輸入一個計數脈沖，計數器的狀態按二進制遞增（加1），輸入第8個計數脈沖后，計數器又回到000狀態。因此它是23進制加計數器，也稱模八（M=8）加計數器。 從時序圖可以清晰地看到Q0，Q1,Q2的周期分別是計數脈沖（CP）周期的2倍，4倍、8倍，也就是說Q0

2、,Q1,Q2,分別對CP波形進行了二分頻，四分頻，八分頻，因而計數器也可作為分頻器。 需要說明的是，由圖8.4.3中的虛線波形可知，在考慮各觸發器的傳輸延遲時間tpd時,對于一個n 位的二進制異步計數器來說，從一個計數脈沖（設為上升沿起作用）到來,到n 個觸發器都翻轉穩定,需要經受的最長時間是ntpd ，為保證計數器的狀態能正確反應計數脈沖的個數,下一個計數脈沖（上升沿）必需在ntpd 后到來，因此計數脈沖的最小周期Tminntpd 。 2.二進制異步減計數器的原理 原理分析：圖8.4.4是3位二進制異步減計數器的規律圖和狀態圖。從初態000開頭，在第一個計數脈沖作用后，觸發器FF0由0翻轉為

3、1（Q0的借位信號），此上升沿使FF1也由0翻轉為1(Q1的借位信號)，這個上升沿又使FF2 由0翻轉為1，即計數器由000變成了111狀態。在這一過程中，Q0向Q1進行了借位,Q1向Q2進行了借位。此后，每輸入1個計數脈沖，計數器的狀態按二進制遞減（減1）。輸入第8個計數脈沖后，計數器又回到000狀態，完成一次循環。因此，該計數器是23進制（模8）異步減計數器，它同樣具有分頻作用。 3.二進制同步加計數器，同步減計數器的原理 二進制同步加計數器的原理分析：圖8.4.5是用JK觸發器（但已令J=K）組成的4位二進制（M=16）同步加計數器。 由圖可見，各位觸發器的時鐘脈沖輸入端接同一計數脈沖C

4、P ，各觸發器的驅動方程分別為J0=K0=1,J1=K1=Q0、J2=K2=Q0Q1、 J3=K3=Q0Q1Q2 。 依據同步時序電路的分析方法，可得到該電路的狀態表，如表8.4.1所示。設從初態0000開頭，由于J0=K0=1,所以每輸入一個計數脈沖CP，最低位觸發FF0就翻轉一次，其他位的觸發器FFi僅在 JiKi=Qi-1Qi-2Q01的條件下，在CP 下降沿到來時才翻轉。 二進制同步減計數器的原理分析：同步計數器的電路結構較異步計數器簡單，需要增加一些輸入掌握電路，因而其工作速度受這些掌握電路的傳輸延遲時間的限制。假如將圖8.4.5電路中觸發器FF1、FF2和FF3的驅動信號分別改為如下所示，即可構成4位二進制同步減計數器. 4.二進制同步可逆計數器的原理 原理分析：4位二進制同步可逆計數器如圖8.4.7所示，它是在前面介紹的4位二進制同步加和減計數器的基礎上，增加一掌握電路構成的。由圖可知，各觸發器的驅動方程分別為 當加/減掌握信號X=1時，FF1FF3中的各J、K 端分別與低位各觸發器