1、IC原理復習資料1. 按照半導體集成電路的集成度來分，分為哪些類型？小規(guī)模集成電路 (SSI)、中規(guī)模集成電路 (MSI)、大規(guī)模集成電路 (LSI)、超大規(guī)模集成電路 (VLSI)、特大規(guī)模集成電路 (ULSI)、巨大規(guī)模集成電路 (GSI）。2. 按照器件類型分，半導體集成電路分為哪幾類？ BJT型、MOS型、Bi-CMOS型3. 按電路功能或信號類型分，半導體集成電路分為哪幾類？數字集成電路、模擬集成電路、數模混合集成電路4. 四層三結的結構的雙極型晶體管中隱埋層的作用？減小寄生pnp管的影響；減小集電極串聯電阻。5. 簡單敘述一下pn結隔離的NPN晶體管的光刻步驟？N+隱埋層擴散孔光刻

2、P隔離擴散孔光刻P型基區(qū)擴散孔光刻N+發(fā)射區(qū)擴散孔光刻引線孔光刻反刻鋁6. 簡述硅柵P阱CMOS的光刻步驟？P阱光刻光刻有源區(qū)光刻多晶硅P+區(qū)光刻N+區(qū)光刻光刻接觸孔光刻鋁線7. 以P阱CMOS工藝為基礎的BiCMOS的有哪些不足？NPN晶體管電流增益小；集電極的串聯電阻很大；NPN管C極只能接固定電位，從而限制了NPN管的使用。8. 以N阱CMOS工藝為基礎的BiCMOS的有哪些優(yōu)缺點？并請?zhí)岢龈倪M方法。優(yōu)點：NPN具有較薄的基區(qū)，提高了其性能；N阱使得NPN管C極與襯底隔開，可根據電路需要接電位。缺點：集電極串聯電阻還是太大，影響雙極器件的驅動能力。改進方法：在N阱里加隱埋層，使NPN管的

3、集電極串聯電阻減小；使CMOS器件的抗閂鎖性能大大提高。9. 雙極型IC的隔離技術主要有幾種類型。pn結隔離、絕緣介質隔離及性能更優(yōu)越的pn結隔離、絕緣介質隔離混合的隔離工藝-混合隔離（等平面隔離）。其中最重要的是典型的pn結隔離的工藝內容,這仍然是雙極型邏輯集成電路制造中最最常用的隔離工藝,因為該工藝與常規(guī)平面制造工藝相容性最好。pn結隔離-利用反向pn結的大電阻特性實現集成電路中各元器件間電性隔離方法；介質隔離-使用絕緣介質取代反向pn結,實現集成電路中各元器件間電性隔離方法；混合隔離-在實現集成電路中各元器件間電性隔離時,既使用了反向pn結的大電阻特性又使用了絕緣介質電性絕緣性質的方法。

4、10. 為什么集成雙極型晶體管會存在寄生效應？畫出截面圖并說明何謂有源寄生效應。為了在一個基片上制造出多個器件，必須采用隔離措施，pn結隔離是一種常用的工藝。在pn結隔離工藝中，典型npn集成晶體管的結構是四層三結構，即npn管的高濃度n型擴散發(fā)射區(qū)-npn管的p型擴散基區(qū)-n型外延層（npn管的集電區(qū)）-p型襯底四層，以及四層之間的三個pn結這樣的工藝結構。這就會產生寄生pnp晶體管。11. 如何抑制集成雙極型晶體管的有源寄生效應和無源寄生效應？抑制有源寄生效應的措施：（1）在npn集電區(qū)下加設n+埋層，以增加寄生pnp管的基區(qū)寬度，使少子在基區(qū)的復合電流增加，降低基區(qū)電流放大系數pnp使寄

5、生pnp管的電流放大系數降至0.01以下，則有源寄生轉變?yōu)闊o源寄生，僅體現為勢壘電容的性質。；同時埋層的n+擴散區(qū)形成的自建減速場也有一定的降低a的作用，還可降低rcs。（2）可采用外延層摻金工藝，引入深能級雜質，降低少子壽命，從而降低pnp。摻金工藝是在npn管集電區(qū)摻金（相當于在pnp管基區(qū)摻金）。摻金的作用，使pnp管基區(qū)中高復合中心數增加，少數載流子在基區(qū)復合加劇，由于非平衡少數載流子不可能到達集電區(qū)從而使寄生pnp管電流放大系數大大降低。（3）還應注意，npn管基區(qū)側壁到P+隔離環(huán)之間也會形成橫向pnp管，必須使npn管基區(qū)外側和隔離框保持足夠距離。抑制無源寄生效應的措施：pn結電容

6、的大小與結的結構和所處的狀態(tài)有關，即與pn結上所加的偏壓有關；還與pn結的面積有關，減小pn結的面積是減小pn結電容的有效方法。降低rcs 的方法是在npn集電區(qū)下加設n+埋層，采用磷穿透工藝可進一步降低 rcs。12. 下圖示出橫向pnp管、縱向pnp管的剖面圖。試說明它們的結構與特點。橫向pnp管的制作可與普通的 npn管同時進行，不需附加工序。采用等平面隔離工藝的橫其中心 p型發(fā)射區(qū)和外圍 p型區(qū)是與普通npn管基區(qū)淡硼擴散同時完成的，而基區(qū)即為外延層。在橫向pnp管中，發(fā)射區(qū)注入的少子（空穴）在基區(qū)中流動的方向與襯底平行，故稱為橫向 pnp管。縱向pnp管以P型襯底作集電區(qū)，集電極從濃

7、硼隔離槽引出。N型外延層作基區(qū)，用硼擴散作發(fā)射區(qū)。由于其集電極與襯底相通，在電路中總是接在最低電位處，這使它的使用場合受到了限制，在運放中通常只能作為輸出級或輸出緩沖級使用。13. 說明提高襯底pnp管電流增益的主要措施。降低基區(qū)材料的缺陷，減少復合中心數目，提高基區(qū)少子壽命。適當減薄基區(qū)寬度，采用薄外延材料。但同時應注意，一般襯底pnp管與普通的npn管做在同一芯片上，pnp基區(qū)對應npn管的集電區(qū)，外延過薄，將導致npn管集電區(qū)在較低反向集電結偏壓下完全耗盡而穿通。適當提高外延層電阻率，降低發(fā)射區(qū)硼擴散薄層電阻，以提高發(fā)射結注入效率。在襯底和外延層之間加p+埋層，形成少子加速場，增加b值。

8、注意在縱向pnp管中不能加n+埋層，這樣將形成少子減速場，降低b值。14. 畫圖說明MOS IC寄生溝道的形成原因。它對MOS集成電路的正常工作產生什么影響？如何防止MOS集成電路產生寄生溝道？由圖可見，當互連跨過場氧區(qū)時，如果互連電位足夠高，可能使場區(qū)表面反型，形成寄生溝道，使本不應連通的有源區(qū)導通，造成工作電流泄漏，使器件電路性能變差，乃至失效。預防措施：增厚場氧厚度tOX，使VTF，但需要增長場氧時間，對前部工序有影響，并將造成臺階陡峭，不利于布線。對場區(qū)進行同型注入，提高襯底濃度，使VTF。但注意注入劑量不宜過高，以防止某些寄生電容增大，和擊穿電壓的下降。版圖設計時，盡量把可能產生寄生

9、MOS管的擴散區(qū)間距拉大，以使W/L，ron，但這樣將使芯片面積，集成度。 15. 為什么說Latch-Up(鎖定/閂鎖)效應是CMOS IC存在的一種特殊的寄生效應？畫出其等效電路圖，說明消除“Latch-up”效應的方法？Latch-Up(鎖定)是CMOS存在一種寄生電路的效應，它會導致VDD和VSS短路，使得晶片損毀，或者至少系統(tǒng)因電源關閉而停擺。這種效應是早期CMOS技術不能被接受的重要原因之一。在制造更新和充分了解電路設計技巧之后，這種效應已經可以被控制了。CMOS電路之所以會產生Latch-Up效應，是因它具有4層3結的結構。我們可以用下圖來表示。在圖中我們以剖面圖來看一個CMOS

10、反相器如何發(fā)生此效應，而且它是用P型阱制造生產。在這個圖中，我們同時也描繪了寄生電路，它包含了兩個BJT(一個縱向npn和一個橫向pnp)和兩個電阻(RS是因N型襯底產生，Rw是因P阱產生)。BJT的特性和MOS是完全兩樣的。BJT有三個端點，分別為：集電極(C)、基極(B)、發(fā)射極(E)。在一個npn晶體管中，電流會從集極流至射極，如果集極-射極偏壓(VCE)大于等于某一個正電壓(例如，0.2V的飽和電壓)，且基極-射極偏壓(VBE)大于0.6V或更多一些。在pnp晶體管中，電流電壓極性剛好與npn相反。圖 (a)中的T1是一個pnp晶體管，T2則是一個npn晶體管。如果RS與Rw愈大，那么

11、Latch-Up便愈可能發(fā)生，其等效電路圖如圖 (b)中所示。如果有足夠的電流流入N型襯底而從P型阱中流出，在RS兩端的電壓將可能有足夠大的偏壓使得T1和T2兩個晶體管進入線性區(qū)而如同一小電阻。因此從電源會流出多少電流就由RS的值來決定，這個電流可能足夠大而使得電路故障。在單阱工藝的MOS器件中（P阱為例），由于NMOS管源與襯底組成PN結，而PMOS管的源與襯底也構成一個PN結，兩個PN結串聯組成PNPN結構，即兩個寄生三極管(NPN和PNP)，一旦有因素使得寄生三極管有一個微弱導通，兩者的正反饋使得電流積聚增加，產生自鎖現象。影響：產生自鎖后，如果電源能提供足夠大的電流，則由于電流過大，電

12、路將被燒毀。消除“Latch-up”效應的方法版圖設計時：為減小寄生電阻Rs和Rw，版圖設計時采用雙阱工藝、多增加電源和地接觸孔數目，加粗電源線和地線，對接觸進行合理規(guī)劃布局，減小有害的電位梯度；工藝設計時：降低寄生三極管的電流放大倍數：以N阱CMOS為例，為降低兩晶體管的放大倍數，有效提高抗自鎖的能力，注意擴散濃度的控制。為減小寄生PNP管的寄生電阻Rs，可在高濃度硅上外延低濃度硅作為襯底，抑制自鎖效應。工藝上采用深阱擴散增加基區(qū)寬度可以有效降低寄生NPN管的放大倍數；具體應用時：使用時盡量避免各種串擾的引入，注意輸出電流不易過大。器件外部的保護措施 低頻時加限流電阻（使電源電流30mA）

13、盡量減小電路中的電容值。（一般C0.01mF）16. 如何解決MOS器件中的寄生雙極晶體管效應？增大基區(qū)寬度：由工藝決定；使襯底可靠接地或電源。17. 集成電路中常用的電容有哪些？反偏PN結電容和MOS電容器。18. 說明雙極型模擬集成電路隔離區(qū)的劃分原則。NPN管 Vc相同時，可放在同一隔離區(qū)內；PNP的 Vb相同時，可放在同一隔離區(qū)內；NPN管的 Vc和 pnp管 Vb相同時，可放在同一隔離區(qū)內；硼擴電阻原則上可放在同一隔離區(qū)內，但因阻值大，占面積大時，通常把電阻按最高電位的不同，進行分區(qū)隔離； MOS電容需單獨占一個隔離區(qū)。19. LSTTL與非門隔離區(qū)劃分。20. 說明MOS器件的基本

14、工作原理。它與BJT基本工作原理的區(qū)別是什么？MOS器件基于表面感應的原理，是利用垂直的柵壓VGS實現對水平IDS的控制。它是多子（多數載流子）器件。用跨導描述其放大能力。雙極器件（兩種載流子導電）是多子與少子均起作用的器件，有少子存貯效應，它用基極電流控制集電極電流，是流控器件。用電流放大系數描述其放大能力。21. 試述硅柵工藝的優(yōu)點。它使|VTP|下降1.1V，也容易獲得合適的VTN值并能提高開關速度和集成度。硅柵工藝具有自對準作用，使柵區(qū)與源、漏交迭的密勒電容大大減小，也使其它寄生電容減小，使器件的頻率特性得到提高。另外，在源、漏擴散之前進行柵氧化，也意味著可得到淺結。硅柵工藝還可提高集

15、成度，這不僅是因為擴散自對準作用可使單元面積大為縮小，而且因為硅柵工藝可以使用“二層半布線”即一層鋁布線，一層重摻雜多晶硅布線，一層重摻雜的擴散層布線。22. 寫出MOS晶體管的線性區(qū)、飽和區(qū)和截止區(qū)的電流-電壓的薩式方程。寫出MOS晶體管的跨導gm的數學表達式。23. 說明MOS晶體管的最高工作頻率同柵極輸入電容之間的關系，說明提高MOS晶體管工作頻率的有效措施。從最高工作頻率的表達式，我們得到一個重要的信息：最高工作頻率與MOS器件的溝道長度L的平方成反比，減小溝道長度L可有效地提高工作頻率。24. 列出影響MOS晶的閾值電壓VT 的因素。為什么硅柵NMOS器件相對于鋁柵NMOS器件容易獲

16、得增強型器件？第一個影響閾值電壓的因素是作為介質的二氧化硅(柵氧化層)中的電荷Qss以及電荷的性質。第二個影響閾值電壓的因素是襯底的摻雜濃度。第三個影響閾值電壓的因素是由柵氧化層厚度tOX決定的單位面積柵電容的大小。第四個對器件閾值電壓具有重要影響的參數是柵材料與硅襯底的功函數差MS的數值。鋁柵的MS為-0.3V硅柵為+0.8V。所以硅柵NMOS器件相對于鋁柵NMOS器件容易獲得增強型器件。25. 什么是MOS晶體管的襯底偏置效應？CMOS倒相器有襯底偏置效應嗎？當MOS晶體管的源極和襯底不相連時，即VBS (Bulk-Source) 0 的情況，由基本的pn結理論可知，處于反偏的pn結的耗盡

17、層將展寬。由于柵電容兩邊電荷守衡，所以，在柵上電荷沒有改變的情況下，耗盡層電荷的增加，必然導致溝道中可動電荷的減少，從而導致導電水平下降。若要維持原有的導電水平，必須增加柵壓，即增加柵上的電荷數。對器件而言，襯底偏置電壓的存在，將使MOS晶體管的閾值電壓的數值提高。對NMOS，VTN更正，對PMOS，VTP更負，即閾值電壓的絕對值提高了。CMOS倒相器沒有襯底偏置效應，但CMOS傳輸門有。26. 為什么通常PMOS管的(WL)P 比NMOS管的寬長比(WL)N大？大多少倍？因為有效電子遷移率約是有效空穴遷移率高的2.5倍，為保證導電因子相等，進而保證有對稱的電流特性、跨導等，往往在設計輸出級電

18、路時，要求PMOS管的(WL)P 比NMOS管的寬長比(WL)N大2.5倍。27. NMOS傳輸門和PMOS傳輸門在傳輸高電平和低電平時，各有什么特點。NMOS傳輸門在傳輸高電平時，有閾值電壓損耗，NMOS傳輸門可以完全地傳輸低電平。PMOS傳輸門在傳輸低電平時，有閾值電壓損耗，PMOS傳輸門可以完全地傳輸高電平。28. 何謂三態(tài)邏輯？三態(tài)門是一種非常有用的邏輯部件，它被廣泛地應用在總線結構的電路系統(tǒng)中。所謂三態(tài)邏輯，是指該邏輯門除了正常的“0”、“1”兩種輸出狀態(tài)外，還存在第三態(tài)：高阻輸出態(tài)(Z)。29. 畫出CMOS傳輸門的電路圖，它有襯底偏置效應嗎？CMOS傳輸門有襯底偏置效應。30.

19、說明如圖所示硅柵NMOS或非結構ROM的局部版圖的區(qū)別。圖(a)所示的硅柵NMOS或非結構ROM的版圖，以多晶硅條為字線(圖中水平線)，以鋁線做位線(圖中豎直線)，以n+擴散區(qū)做地線，并且地線間隔排列即采用共用地線(共用源區(qū))結構，在需要制作NMOS管的字線、位線交叉點處做一個n+擴散區(qū)形成源漏，與水平硅柵構成NMOS晶體管。圖(b)則顯示了另一種結構的硅柵NMOS ROM。與(a)圖不同的是，它在所有的字線、位線交義點都制作NMOS管，所不同的是有的NMOS管能夠在正常信號下工作，有的則不能工作。它采用離子注入的方法，在不需要NMOS管的地方，預先在多晶硅下注入硼離子，使此處的襯底表面P型雜

20、質濃度提高，使NMOS管的閾值電壓提高到大于電源電壓，這樣，字線上的信號不能使此處的NMOS管導通，從而該NMOS管不起作用，達到選擇的效果。 在這兩種結構中值得注意的是，由于用擴散區(qū)做地線，為防止擴散電阻使地線的串聯電阻過大，ROM塊不能很大，對大容量ROM應分塊處理。31. 說明采用離子注入方法確定晶體管選擇的優(yōu)點。 采用離子注入的方法確定晶體管的選擇的優(yōu)點是：結構簡單，對不同的數據或邏輯，只需塊掩模版就可以加以確定。32. 分析如圖所示ROM結構（晶體管陣列），其中，說明下面兩種結構類型，以及簡述兩種結構的區(qū)別。（a） （b）靜態(tài)結構的ROM由于采用了有比結構，即輸出的低電平取決于耗盡型

21、負載的導通電阻與增強型NMOS管的導通電阻的比值。為了保證低電平達到要求，耗盡型負載的導通電阻要比增強型NMOS要大得多。這將導致各個位線上輸出高電平的上升時間遠大于輸出低電平的下降時間，有多位輸出時，輸出有高有低，因此上升時間就決定了信號的工作周期，是整個信號的工作速度受到上升時間的限制。由于處于低電平輸出的位線始終存在著電源到地的直流通路，其靜態(tài)功耗比較大。動態(tài)結構的優(yōu)點是速度快、功耗小。動態(tài)ROM結構將譯碼和預充電放在同一節(jié)拍進行，使上拉時間不計算在輸出時間內，提高了速度。因為是無比結構，負載管和工作管的尺寸不用考慮彼此的關系，只考慮各管的充放電速度，通過加大負載管尺寸提高預充電的速度。33. 說明如圖所示采用標準CMOS結構MUX電路中，邏輯電平提升電路的工作原理。邏輯電平提升電路是一個由倒相器